Wide-Bandwidth Single-Bit Continuous-Time-Sigma-Delta-Modulation for Area- and Power-Efficient A/D Conversion with Low Jitter Sensitivity

Breitbandige zeitkontinuierliche Single-Bit-Sigma-Delta-Modulation für die flächen- und leistungseffiziente A/D-Umsetzung mit geringer Jitter-Empfindlichkeit

Please always quote using this URN: urn:nbn:de:bvb:29-opus4-91184
  • Ever-increasing bandwidth demand, growing system complexity and cost pressure require to implement smart consumer devices with Analog Mixed Signal (AMS) Systems on Chip (SoCs) that are manufactured in state of the art Ultra Deep Sub-Micron (UDSM) CMOS semiconductor technologies. Continuous-Time (CT)- ∑Δ-Analog-to-Digital Converters (ADCs) have become an important interface building block of these SoCs as they provide an excellent compromise of dynamic range, bandwidth and power dissipation. These properties made CT-∑Δ-ADCs the preferred choice for radio interfaces in smartphones. However, efforts to further reduce the area and power consumption of this class of data converters areEver-increasing bandwidth demand, growing system complexity and cost pressure require to implement smart consumer devices with Analog Mixed Signal (AMS) Systems on Chip (SoCs) that are manufactured in state of the art Ultra Deep Sub-Micron (UDSM) CMOS semiconductor technologies. Continuous-Time (CT)- ∑Δ-Analog-to-Digital Converters (ADCs) have become an important interface building block of these SoCs as they provide an excellent compromise of dynamic range, bandwidth and power dissipation. These properties made CT-∑Δ-ADCs the preferred choice for radio interfaces in smartphones. However, efforts to further reduce the area and power consumption of this class of data converters are needed for future mobile devices such as wearable computers and smart sensor interfaces for the Internet of Things (IoT) that require a long battery lifetime and low production cost despite high complexity. Moreover, this improvement has to be achieved under steadily degrading properties of analog components due to shrinking feature size in digital CMOS technologies. In this work, several novel design techniques that reduce the chip size and power consumption and improve the performance and clock jitter robustness of CT-∑Δ-ADCs on architectural and transistor level are proposed with an emphasis on UDSM CMOS implementations. Two testchips have been designed and manufactured to prove these concepts: A robust mostly-analog ninth order single-bit CT-∑Δ-ADC with a very high Maximum Stable Amplitude (MSA) as a first test vehicle and finally a mostly-digital 0:039 mm2, 1:82 mW third order CT-∑Δ-ADC in 65 nm CMOS with 10 MHz bandwidth and 68:6 dB Peak Signal to Noise and Distortion Ratio (SNDRp). Using a minimalistic active analog section that consists of only ten inverters, this second testchip is one of the most compact and powerefficient wideband CT-∑Δ-ADCs published so far.show moreshow less
  • Stetig steigender Bandbreitenbedarf, wachsende Systemkomplexität und hoher Kostendruck erfordern es, intelligente Konsumerprodukte mit Analog Mixed Signal (AMS)-Systems on Chip (SoCs) zu realisieren, die in modernen Ultra Deep Sub-Micron (UDSM) CMOS-Halbleitertechnologien hergestellt werden. Continuous-Time (CT)- ∑Δ-Analog-to-Digital Converters (ADCs) wurden zu einem wichtigen Baustein dieser SoCs, da sie einen exzellenten Kompromiss aus Dynamikbereich, Bandbreite und Verlustleistung bieten. Diese Eigenschaften machten CT-∑Δ-ADCs zur ersten Wahl für Radioschnittstellen in Smartphones. Weitere Anstrengungen zur Reduktion von Chipfläche und Verlustleistung in dieser Klasse von ADCsStetig steigender Bandbreitenbedarf, wachsende Systemkomplexität und hoher Kostendruck erfordern es, intelligente Konsumerprodukte mit Analog Mixed Signal (AMS)-Systems on Chip (SoCs) zu realisieren, die in modernen Ultra Deep Sub-Micron (UDSM) CMOS-Halbleitertechnologien hergestellt werden. Continuous-Time (CT)- ∑Δ-Analog-to-Digital Converters (ADCs) wurden zu einem wichtigen Baustein dieser SoCs, da sie einen exzellenten Kompromiss aus Dynamikbereich, Bandbreite und Verlustleistung bieten. Diese Eigenschaften machten CT-∑Δ-ADCs zur ersten Wahl für Radioschnittstellen in Smartphones. Weitere Anstrengungen zur Reduktion von Chipfläche und Verlustleistung in dieser Klasse von ADCs sind jedoch für zukünftige Mobilgeräte, wie z.B. tragbaren Computern und intelligenten Sensorschnittstellen für das Internet of Things (IoT) erforderlich, die lange Batterielaufzeiten und trotz hoher Komplexität geringe Produktionskosten aufweisen müssen. Darüber hinaus sind solche Verbesserungen unter den sich stetig verschlechternden Eigenschaften analoger Bauteile aufgrund kleiner werdender Strukturgrößen in digitalen CMOS-Technologien zu erzielen. In dieser Arbeit werden mehrere neuartige Entwurftechniken zur Reduktion der Chipfläche und der Verlustleistung sowie zur Verbesserung der Eigenschaften und der Robustheit gegenüber Takt-Jitter von CT-∑Δ-ADCs auf Architektur- und Transistorebene im Hinblick auf Implementierungen in UDSM-CMOS vorgeschlagen. Zwei Testchips wurden entworfen und hergestellt, um die Wirksamkeit dieser Konzepte zu verifizieren: Ein robuster, im Wesentlichen analoger Single-Bit-CT-∑Δ-ADC neunter Ordnung mit einer sehr hohen Maximum Stable Amplitude (MSA) als ein erster Demonstrator und schließlich ein im Wesentlichen digitaler 0:039 mm2, 1:82 mW CT-∑Δ-ADC dritter Ordnung in 65 nm CMOS mit 10 MHz Bandbreite und 68:6 dB Peak Signal to Noise and Distortion Ratio (SNDRp). Mit einem minimalistischen aktiven Analogteil, der aus nur zehn Invertern besteht, ist dieser zweite Testchip einer der kompaktesten und leistungseffizientesten breitbandigen CT-∑Δ-ADCs, die bisher publiziert wurden.show moreshow less

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Metadaten
Author:Sebastian Zeller
URN:urn:nbn:de:bvb:29-opus4-91184
DOI:https://doi.org/10.25593/978-3-96147-077-8
ISBN:978-3-96147-077-8
Series (Volume number):FAU Forschungen, Reihe B, Medizin, Naturwissenschaft, Technik (18)
Publisher:FAU University Press
Place of publication:Erlangen
Advisor:Robert Weigel, Christian Münker, Friedel Gerfers
Document Type:Doctoral Thesis
Language:English
Year of Completion:2017
Embargo Date:2017/12/20
Publishing Institution:FAU University Press
Granting Institution:Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU), Technische Fakultät
Date of final exam:2016/12/19
Release Date:2017/12/21
Tag:ADC; IIR-quantizer; NR-DAC; RC-resonator; continuous-time; digitally-assisted; integrator-loss-compensation; inverter-based; jitter; pseudo-differential; sigma-delta; single-opamp; testchip
SWD-Keyword:Aktives RC-Filter; CMOS; CMOS-Schaltung; Jitter-Effekt; Mixed-Signal-Schaltung; Sigma-Delta-Wandler; System-on-Chip
Pagenumber:xxi, 197 S.
Note:
Parallel erschienen als Druckausgabe bei FAU University Press, ISBN: 978-3-96147-076-1
Institutes:Technische Fakultät / Department Elektrotechnik-Elektronik-Informationstechnik
Dewey Decimal Classification:Naturwissenschaften und Mathematik / Physik / Elektrizität, Elektronik
open_access (DINI-Set):open_access
Collections:Universität Erlangen-Nürnberg / FAU University Press
Licence (German):Creative Commons - Namensnennung-KeineBearbeitung