Hochvolt MOS-Transistoren (50V) mit integrierter Temperaturüberwachung zur Realisierung mit einem 0,18µm CMOS-Prozess

High voltage MOS-transistors (50V) with integrated temperature control for realization with an 0.18µm CMOS process

Please always quote using this URN: urn:nbn:de:bvb:29-opus-26857
  • Es wurden Hochvolt n- und p-Kanal-MOS-Transistoren für eine Spannungsklasse von ca. 50V zur Realisierung im Rahmen einer 0,18µm Standard CMOS-Technologie entwickelt. Hierfür wurde anhand der an heutige Bauelemente gestellten Anforderungen ein geeignetes Bauelementgrundkonzept ausgewählt und notwendige zusätzliche Prozessschritte definiert. Optimierungskriterien waren hierbei der Einschaltwiderstand in Bezug zu der erreichbaren Durchbruchspannung, die High-Side-Festigkeit sowie die Langzeitzuverlässigkeit und thermische Belastbarkeit. Bei der Entwicklung der Bauelementarchitektur waren neuartige, durch den Basisprozess vorgegebene Rahmenbedingungen zu erfüllen. Im Vergleich zu älterenEs wurden Hochvolt n- und p-Kanal-MOS-Transistoren für eine Spannungsklasse von ca. 50V zur Realisierung im Rahmen einer 0,18µm Standard CMOS-Technologie entwickelt. Hierfür wurde anhand der an heutige Bauelemente gestellten Anforderungen ein geeignetes Bauelementgrundkonzept ausgewählt und notwendige zusätzliche Prozessschritte definiert. Optimierungskriterien waren hierbei der Einschaltwiderstand in Bezug zu der erreichbaren Durchbruchspannung, die High-Side-Festigkeit sowie die Langzeitzuverlässigkeit und thermische Belastbarkeit. Bei der Entwicklung der Bauelementarchitektur waren neuartige, durch den Basisprozess vorgegebene Rahmenbedingungen zu erfüllen. Im Vergleich zu älteren Technologiegenerationen standen jedoch auch neuartige Technologiemöglichkeiten zur Verfügung (MeV-Implantation). Zur Erreichung eines kleinstmöglichen Einschaltwiderstandes, der als wichtige elektrische Kenngröße bei der Beschreibung des Bauelementes zählt, wurde die RESURF-Technik verwendet. Ausgehend von der Einfach-RESURF-Technik wurde untersucht, ob eine sukzessive Erweiterung dieser Technik zu Mehrfach-RESURF-Strukturen durch den Einsatz von Hochenergieimplantation mit Implantationsenergien im Bereich von mehreren MeV möglich und gewinnbringend ist. Der Einfluss von nicht angeschlossenen (floatenden) Dotierungsgebieten, die im Driftbereich des Bauelementes im Rahmen einer solchen Erweiterung eingesetzt werden, wurde dabei ebenfalls betrachtet. Der gezielte Einsatz der Hochenergieimplantation innerhalb der RESURF-Technik bietet neben der Herstellung von „vergrabenen“ Dotiergebieten zusätzliche Möglichkeiten der Dimensionierung der Hochvolt n-Wanne. Im Vergleich zu einem durch oberflächennahe Implantation und anschließender Eindiffusion bestimmten Dotierungsprofil im Bereich der Driftzone, besteht die Möglichkeit, durch ein in vertikaler Richtung strukturiertes Dotierungsprofil, Einfluss auf Einschaltwiderstand und High-Side-Fähigkeit zu nehmen. Dieser Ansatz zur weiteren Optimierung der elektrischen Kenngrößen wurde innerhalb dieser Arbeit untersucht. Bei großflächigen MOS-Transistoren mit einer Vielzahl periodisch angeordneter Basiszellen haben die geometrische Anordnung der Basiszelle sowie bei Mehrlagenmetallisierung die Anordnung der einzelnen Metalllagen Einfluss auf die elektrischen Kenngrößen. Dieser Einfluss wurde anhand unterschiedlicher geometrischer Anordnungen für die Basiszelle und unterschiedlichen Metallisierungskonzepten diskutiert. Eine Optimierung der elektrischen Kenngrößen ist im Allgemeinen verbunden mit einer gegenüber dem Standardfertigungsprozess erhöhten Anzahl benötigter Fotolithographiemasken. So ist z.B. bei Verwendung einer Mehrfach-RESURF-Technik für die Herstellung der zusätzlichen Dotiergebiete in der Driftzone eine weitere Maske notwendig. Im Rahmen dieser Arbeit wird deshalb eine Möglichkeit aufgezeigt, wie durch den Einsatz von nur einer Maske für die Herstellung verschiedener Dotiergebiete zusätzliche Masken eingespart und damit die Mehrkosten für die Herstellung von Hochvolt-Transistoren minimiert werden können. Der Einsatz einer fortgeschrittenen sub-µ CMOS-Technologie ermöglicht eine Reduzierung der Bauelementgröße. Dies hat zur Folge, dass die Verlustleistungsdichte im Bauelement ansteigt. Thermische Einflüsse limitieren damit zunehmend den sicheren Arbeitsbereich der Bauelemente. Dadurch ergeben sich neue Herausforderungen bezogen auf die Optimierung des sicheren Arbeitsbereiches und der Verlustenergiebelastbarkeit des Bauelementes im dynamischen Betrieb. Eine Erweiterung der Verlustenergiebelastbarkeit sollte bei großflächigen MOS-Transistoren durch eine Homogenisierung der Temperaturverteilung möglich sein. Diese Möglichkeit wurde innerhalb des letzten Kapitels dieser Arbeit betrachtet. Dabei wurde zunächst untersucht, ob das in den Hochvolt Transistoren sowieso vorhandene Polysilizium-Gate als Temperatursensor für eine zeitaufgelöste Temperaturmessung geeignet ist. Anschließend wurde versucht bei großflächigen MOS-Transistoren durch differenzierte Ansteuerung Einfluss auf die Temperaturverteilung zu nehmen. Dafür wurde das Polysilizium-Gate Netzwerk in einzelne Bereiche mit jeweils separater Gateansteuerung aufgeteilt und innerhalb dieser Bereiche ein Teil des vorhandenen Polysilizium-Gates zusätzlich als Temperatursensor verwendet. Eine Änderung des Temperaturprofils konnte dann durch eine Veränderung der Ansteuerung in den einzelnen Bereichen erreicht werden. Die gute Übereinstimmung von Mess- und Simulationsergebnissen zeigt, dass die Methode der Temperaturmessung mittels Polysilizium-Gate eine geeignete Methode zur zeit- und ortsaufgelösten Bestimmung der Temperatur darstellt. Darüber hinaus lässt sich mithilfe geeigneter Regelungen das Temperaturprofil in thermisch kritischen Betriebszuständen homogenisieren und damit der dynamisch sichere Arbeitsbereich erweitern.show moreshow less
  • High voltage n- and p-channel MOS transistors for the 50V power MOSFET voltage class were developed for integration within a 0.18µm CMOS technology. For this integration an appropriate basic device concept was selected and necessary additional process steps were defined with respect to today demands for power devices in automotive applications. The on-resistance in relation to the breakdown voltage, high side punch through, long term reliability and thermal stability were essential optimization criteria in the development of these power devices. The specified CMOS technology poses new challenges on the power device development (STI-isolation instead of LOCOS-isolation). In comparison toHigh voltage n- and p-channel MOS transistors for the 50V power MOSFET voltage class were developed for integration within a 0.18µm CMOS technology. For this integration an appropriate basic device concept was selected and necessary additional process steps were defined with respect to today demands for power devices in automotive applications. The on-resistance in relation to the breakdown voltage, high side punch through, long term reliability and thermal stability were essential optimization criteria in the development of these power devices. The specified CMOS technology poses new challenges on the power device development (STI-isolation instead of LOCOS-isolation). In comparison to older generations the new one facilitates new technological options (MeV-implantation). To minimize the on-resistance, which is the driving factor in MOS device development, the RESURF technique was used. On the basis of the single RESURF technique it was examined whether a more complex RESURF technique by additional high energy ion implantations (implantation energies are in the range of several MeV) leads to a further improvement of the on-resistance. In this connection the effects of floating doping areas, that are used in the drift region in such multi RESURF devices, were analyzed. The selective use of high energy ion implantation within the multi RESURF technique offers additional possibilities for dimensioning of the high voltage n-well. Unlike the traditional doping profile, resulting by an implantation close to the surface in connection with an indiffusion, the on-resistance and high side punch through can be adjusted by a structured doping profile in vertical direction, which is produced with several high energy ion implantations. This option of further optimization was also examined. For large area MOS transistors, which consists of multiple periodically arranged base cells, the geometrical arrangement of the base cell and the arrangement of the metal layers for multi layer metallization also have an influence on the electrical characteristics. A comparison between different geometrical arrangements of the base cell and different metallization concepts were performed to evaluate this influence. An enhancement of the electrical characteristics is normally connected with an increased number of photo masks. For example, the generation of additional doping areas within the drift region (multi RESURF technique) requires a separate photo mask. To reduce the cost of high voltage MOS transistors a scope of multiple usage of photo masks has been shown in this work. This means a generation of different doping regions was reached with only one photo mask. Advanced sub-µ CMOS technologies provide also an opportunity for power device size reduction. As a consequence of this the density of power dissipation increases. Thus the safe operating area of power devices is increasingly determined by thermal effects. This leads to new challenges related to the safe operating area and the energy capability for devices in dynamic operation mode. In large area MOS transistors higher energy capabilities should be reached by homogenization of temperature distribution. This was discussed in the last chapter of this work. A suitable temperature sensor for time and spatial resolved temperature measurements is needed to obtain the temperature distribution of a large area MOS transistor in dynamic operation mode. In this context it has been shown that the polysilicon-gate of the MOS transistor met the requirements of such a temperature sensor. Furthermore it was tried to control the temperature distribution of a large area MOS transistor by segmentation of the polysilicon-gate electrode network into smaller areas with separated gate control and temperature sensing. In the case of equal power dissipation a modified temperature distribution was then generated by different gate biases for the segmented areas. The results of measurements and simulations showed that this approach is suitable for time and spatial resolved measurement and control of temperature in integrated MOS transistors. For thermal critical operation modes the temperature distribution can be homogeneous with the aid of automatic control circuits that leads to an extended dynamical safe operating area of the power device.show moreshow less

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Metadaten
Author:Michael Groß
Persistent identifiers - URN:urn:nbn:de:bvb:29-opus-26857
Advisor:Michael Stoisiek
Document Type:Doctoral Thesis
Language:German
Year of publication:2010
Publishing Institution:Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU)
Granting institution:Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU), Technische Fakultät
Acceptance date of the thesis:2011/06/15
Release Date:2011/07/13
Tag:Automotive; LDMOS; Smart Power; Temperaturkontrolle
Automotive; LDMOS; Smart power; Temperature control; Temperature measurement
SWD-Keyword:Temperaturmessung
Institutes:Technische Fakultät / Technische Fakultät -ohne weitere Spezifikation-
Dewey Decimal Classification:6 Technik, Medizin, angewandte Wissenschaften / 62 Ingenieurwissenschaften / 620 Ingenieurwissenschaften und zugeordnete Tätigkeiten
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