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This thesis describes the complete design of a low cost 60 GHz front end in SiGe BiCMOS technology. It covers the topics of a system plan, designs of building blocks, designs of application boards and real environment tests. Different LNA and mixer topologies have been investigated and fabricated. Good agreements between measurements and simulations have been achieved by using the self-developed component models. A transceiver front end system is built based on these blocks. A heterodyne architecture with a 5 GHz IF is adopted because it is compatible with the standard IEEE 802.11a, which allows the reuse of some existing building blocks of the 5 GHz transceiver. The transceiver chips are assembled onto application boards and connected by bond-wires. Bond-wire inductances have been minimized by using a cavity and compensated by an on board structure. The front end has been tested by both QPSK and OFDM signals in an indoor environment. Clear constellations have been measured. This was the first silicon based 60 GHz demonstrator in Europe and the second in the world.
Ziel dieser Arbeit ist die Vorstellung und Diskussion einer neuartigen Schaltungstechnik für Dual-Modulus Hochfrequenzvorteiler mit einem niedrigen Leistungsverbrauch. Diese neue Schaltungstechnik wird verifiziert im System einer Phasenregelschleife. Diese PLL ist das zentrale Element in Sender- und Empfängerschaltungen. In Frequenzsynthesizern der Mobilkommunikation werden bis zu 90% der Gesamtverlustleistung vom Dual-Modulus HF Vorteiler beansprucht. Mit Hilfe der in dieser Arbeit vorgestellten Schaltungstechnik kann annähernd das gleiche Produkt aus Geschwindigkeit und Verlustleistung für den HF Vorteiler erreicht werden, wie in einfachen Binärteilern. Grenzen einfacher CMOS Schaltungen werden verglichen mit denen der CML Schaltungstechnik.