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In dieser Bachelorarbeit wird das Problem der Auswahl von Antennenstandorten für eine maximale räumliche Abdeckung in 5G-Funknetzen untersucht. Das Hauptziel besteht darin, eine effiziente Lösung für dieses kombinatorische Optimierungsproblem zu finden, indem es als Partial Set Covering Problem formuliert und gelöst wird. Die Arbeit gliedert sich in zwei Teile: Der erste Teil bietet eine Einführung in die mathematischen Grundlagen des Partial Set Covering Problems, einschließlich Definitionen, Formulierung und Lösungsverfahren. Im zweiten Teil wird ein praktischer Ansatz zur Lösung dieses Problems präsentiert, wobei realen Instanzen für die Auswahl von Antennenstandorten analysiert werden. Hierbei werden zwei Hauptfragen untersucht: 1) Wie kann die gegebene Instanz in ein Partial Set Covering Problem umformuliert werden? 2) Wie kann dieses Problem mithilfe eines heuristischen Verfahrens, insbesondere des Simulated-Annealing-Algorithmus, gelöst werden? Die Ergebnisse dieser Arbeit tragen dazu bei, fundierte Entscheidungen über den Aufbau von 5G-Netzen zu treffen und die Netzwerkabdeckung unter Berücksichtigung von Nebenbedingungen zu maximieren.
The design of 100 Gbps wireless networks is a challenging task. A serial Reed-Solomon decoder at the targeted data rate has to operate at ultra-fast clock frequency of 12.5 GHz to fulfill timing constraints of the transmission. Receiving a single Ethernet frame on the physical layer may be faster than accessing DDR3 memory. Moreover, data link layer of wireless systems has to cope with high bit error rate (BER). The BER in wireless communication can be several orders of magnitude higher than in wired systems. For example, the IEEE 802.3ba standard for 100 Gbps Ethernet limits the BER to 1e-12 at the data link layer. On the contrary, the BER of high-speed wireless RF-frontend working in the Terahertz band might be higher than 1e-3. Performing forward error correction on the state of the art FPGA (field programmable gate arrays) and ASICs requires a highly parallelized approach. Thus, new processing concepts have to be developed for fast wireless communication. Due to the mentioned factors, the data link layer for the wireless 100G communication has to be considered as new research, and cannot be adopted from other systems.
This work provides a detailed case study about 100 Gbps data link layer design with the main focus on communication reliability improvements for ultra-high-speed wireless communication. Firstly, constraints of available hardware platforms are identified (memory capacity, memory access time, and logic area). Later, simulation of popular techniques used for data link layer optimizations are presented (frame fragmentation, frames aggregation, forward error correction, acknowledge frame compression, hybrid automatic repeat request, link adaptation, selective fragment retransmission). After that, data link layer FPGA accelerator processing ~116 Gbps of user data is presented. At the end, ASIC synthesis is considered and detailed statistics of consumed energy per bit are introduced. The research includes link adaptation techniques, which optimize goodput and consumed energy according to the channel BER. To the author’s best knowledge, it is the first published data link layer implementation dedicated for 100 Gbps wireless communication shown anywhere in the world.