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Ziel dieser Arbeit ist die Vorstellung und Diskussion einer neuartigen Schaltungstechnik für Dual-Modulus Hochfrequenzvorteiler mit einem niedrigen Leistungsverbrauch. Diese neue Schaltungstechnik wird verifiziert im System einer Phasenregelschleife. Diese PLL ist das zentrale Element in Sender- und Empfängerschaltungen. In Frequenzsynthesizern der Mobilkommunikation werden bis zu 90% der Gesamtverlustleistung vom Dual-Modulus HF Vorteiler beansprucht. Mit Hilfe der in dieser Arbeit vorgestellten Schaltungstechnik kann annähernd das gleiche Produkt aus Geschwindigkeit und Verlustleistung für den HF Vorteiler erreicht werden, wie in einfachen Binärteilern. Grenzen einfacher CMOS Schaltungen werden verglichen mit denen der CML Schaltungstechnik.