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Die stetige Verkleinerung der Strukturgrößen bei der Halbleiterfertigung ermöglicht die Herstellung von integrierten Schaltungen, die immer komplexere Aufgaben erfüllen können und dabei von Generation zu Generation kompakter, energieeffizienter und kostengünstiger werden. Ein Nachteil dieser Skalierung ist die zunehmende Anfälligkeit gegenüber verschiedenen physikalischen Effekten, die im Betrieb temporäre oder permanente Fehlern verursachen können. Dies erhöht die Notwendigkeit, Maßnahmen zu implementieren, die diese Fehler kompensieren und damit die Zuverlässigkeit der Schaltung steigern.
Diese Dissertation beschreibt die Entwicklung und Implementierung von Methoden für einen gezielten Einsatz von Hardware-Redundanz beim Entwurf fehlertoleranter digitaler Schaltungen. Die entwickelten Methoden bilden die Grundlage für eine rechnergestützte Entwurfsraumexploration, bei der auf der Basis eines gegebenen Schaltungsentwurfs eine Vielzahl fehlertoleranter Entwurfskandidaten automatisiert erzeugt und evaluiert werden kann.
Zur Bewertung der Kosten der verwendeten Hardware-Redundanz werden mehrere Verfahren vorgestellt, um die Veränderung von Schaltungsfläche, Verarbeitungsleistung und Verlustleistung zu bestimmen. Dazu gehört auch die Entwicklung und Evaluierung von Methoden, die Abschätzungen auf der Grundlage struktureller Eigenschaften und vorhandener Teilergebnisse liefern. Diese erreichen eine deutliche Beschleunigung gegenüber herkömmlichen Logiksynthesen und ermöglichen so in verschiedenen Phasen der Entwurfsraumexploration einen jeweils geeigneten Kompromiss zwischen Laufzeit und Genauigkeit.
Für die Berechnung der Zuverlässigkeit und der erwarteten Lebensdauer von Entwurfskandidaten wird ein Modellierungsansatz eingeführt, der es ermöglicht, temporäre und permanente Fehler gemeinsam zu berücksichtigen. Darüber hinaus beschreibt die Dissertation einen Algorithmus zur automatischen Generierung entsprechender Modelle. Dieser wird verwendet, um für eine exemplarische Menge von Hardware-Redundanzstrategien die jeweils erreichbare Steigerung der erwarteten Lebensdauer zu berechnen. Die Ergebnisse geben Aufschluss über den Einfluss verschiedener Entwurfsentscheidungen und Randbedingungen auf die Wirksamkeit der eingesetzten Fehlertoleranzmaßnahmen.
In dieser Arbeit wird ein neues Konzept für den Entwurf fehlertoleranter digitaler Schaltungen vorgestellt. Die als spezifische Fehlertoleranz bezeichnete Entwurfsmethode erweitert den Stand der Technik um die Möglichkeit, Fehlertoleranz gezielt für gewünschte Ein- und Ausgabezuweisungen einer Schaltung bereitzustellen. Die generell sehr aufwändigen Maßnahmen zur Realisierung von Fehlertoleranz lassen sich so an die tatsächlich vorhandenen Zuverlässigkeitsanforderungen einer gegebenen Anwendung anpassen, was im Vergleich zu herkömmlichen Verfahren zu erheblichen Kosteneinsparungen im Hinblick auf Hardware und Stromverbrauch führt. Die Eingaben einer Schaltung werden dazu mit ihren zugehörigen Ausgaben in kritische und unkritische Signale unterteilt. Für kritische Signale wird das gleiche Maß an Fehlertoleranz bereitgestellt, wie es auch durch das Verfahren der dreifach modularen Redundanz garantiert wird. Unkritische Signale werden nicht fehlertolerant ausgelegt, da das für solche Signale nicht gefordert werden muss. Im Bezug auf kombinatorische Schaltungen wird dieses Grundprinzip auf eine beliebig wählbare Teilmenge aller möglichen Eingaben mit ihren zugehörigen Ausgaben angewendet. Die nicht zu schützenden, unkritischen Signale werden zu Optimierungszwecken genutzt. Genau diese Freiheit im Entwurfsprozess ermöglicht beim Entwurf fehlertoleranter Schaltungen signifikante Kosteneinsparungen, die bislang durch andere Verfahren nicht berücksichtigt wurden. Bei sequentiellen Schaltungen wird das Konzept auf Eingabefolgen und ihre entsprechend zugehörigen Ausgabefolgen abgebildet. Ab einem bestimmten Zustand werden in Schaltungen, die nach diesem Prinzip entworfen wurden, alle als kritisch eingestuften Eingabefolgen fehlertolerant verarbeitet, woraufhin die sequentielle Schaltung entsprechend fehlertolerante Ausgabefolgen liefert. Die Länge der kritischen Eingabefolgen und die Anzahl der Zustände, von denen aus eine fehlertolerante Verarbeitung der Eingaben gefordert wird, ist beliebig wählbar. Neben der Beschreibung des Grundkonzeptes der spezifischen Fehlertoleranz für kombinatorische und sequentielle Schaltungen beinhaltet die Arbeit Erweiterungen, mit denen sich die durch das Verfahren bereitgestellte Fehlertoleranz erhöhen lässt. Es wird zudem erläutert, wie die spezifische Fehlertoleranz ohne besonderen Aufwand mit Hilfe gängiger Werkzeuge im Schaltungsentwurf umgesetzt werden kann. Vom Entwerfer werden dazu keine speziellen Kenntnisse über das eigentliche Verfahren vorausgesetzt. Anhand experimenteller Ergebnisse wird auch gezeigt, welche Einsparungen sich durch die spezifische Fehlertoleranz im Vergleich zu herkömmlichen Verfahren aus diesem Bereich ergeben. Dazu wurden verschiedene Benchmark-Schaltungen mit der spezifischen Fehlertoleranz implementiert und ihre Gesamtflächen den Flächen entsprechender Schaltungen, die nach dem Prinzip der dreifach modularen Redundanz entworfen wurden, gegenübergestellt.