TY - THES A1 - Dyka, Zoya T1 - Analyse und Vorhersage des Flächen- und Energieverbrauches optimaler Hardware Polynom-Multiplizierer für GF(2ⁿ) für elliptische Kurven Kryptographie T1 - Analysis and prediction of area- and energy-consumption of optimized polynomial multipliers in hardware for arbitrary GF(2ⁿ) for elliptic curve cryptography N2 - Die Anwendung asymmetrischer Kryptosysteme, z.B. elliptische Kurven Kryptographie (ECC), erfordert große Rechenkapazität die normalerweise auf von mobilen Geräten bzw. drahtlosen Sensorknoten nicht zur Verfügung steht. Die Implementierung der ECC in Hardware reduziert den Zeit- und Energie-Aufwand. Die Optimierung der Hardware-Implementierungen dient nicht nur der weiteren Reduktion des Zeit- und Energieverbrauches sondern hilft darüber hinaus die Herstellungskosten zu verringern, so dass solche Lösungen auch für kostengünstige Geräte einsetzbar werden. Im Rahmen dieser Dissertation wurden Optimierungsmöglichkeiten für die Multiplikation der Polynome, die für EC-Operationen eingesetzt werden, untersucht. Ziel der Optimierungen war, dass die Multiplikation mit einer minimalen Anzahl von Additionen (also XOR-Gattern) und Multiplikationen (also AND-Gattern) durchgeführt werden kann. Im Rahmen dieser Arbeit wurde die iterative Bearbeitung von 10 Multiplikations-Methoden (MM) im Gegensatz zur üblichen rekursiven Bearbeitung untersucht. Dabei wurde eine Reihenfolge der Operationen für jede der untersuchten MM ermittelt, die zu einer reduzierten Anzahl von XOR-Operationen führt. Der Einsatz der optimierten Reihenfolge kann die Komplexität der MM wesentlich reduzieren. Zum Beispiel bei der generalisierten Karatsuba-MM [18] beträgt die Reduktion des XOR-Aufwandes durchschnittlich 39 % für Polynom-Längen bis 600 Bits. Für die IHP 0,13μ-Technologie entspricht diese Reduktion des XOR-Aufwandes einer durchschnittlichen Flächen-Reduktion der Polynom-Multiplizierer um 35 %. Bei der 4-Segment-Karatsuba-MM wird nicht nur der XOR-Aufwand, sondern auch die Signal-Verzögerung im Vergleich zur rekursiven Anwendung der originalen Karatsuba-MM reduziert. Außerdem wurde ein Algorithmus zur Bestimmung einer flächen- und/oder energieoptimalen Kombination der Multiplikations-Methoden entwickelt. Mit dem vorgeschlagenen Algorithmus wurden die flächen- und die energie-optimalen Kombinationen der MM für Polynom-Längen bis 600 Bits bestimmt. Alle ECC-relevanten Polynom-Längen liegen in diesem Bereich. Die durchschnittliche Reduktion der Flächen im Vergleich zu den rekonstruierten Daten aus [30] beträgt 12 %. Zusätzlich wurde ein energieoptimaler serieller Mehr-Takt-Multiplizierer für 233-Bits Polynome auf Basis Karatsuba-ähnlicher Multiplikations-Methoden entwickelt. Dieser Multiplizierer nutzt die Winograd-MM und basiert auf einen flächenoptimierten 78-Bits-Teil-Multiplizierer. Die theoretischen Ergebnisse wurden mit Hilfe von Synthesedaten für die IHP Technologie erfolgreich verifiziert. Der Energieverbrauch und die Ausführungszeit des Designs sind um 24 % bzw. 28 % kleiner als die des Vergleichsdesigns aus [28]. N2 - During recent years elliptic curve cryptography (ECC) has gained significant attention especially for devices with scarce resources such as wireless sensor nodes. Hardware implementations are considered to be the key enabler for using ECC on this class of devices. Out of the operations needed to execute ECC the polynomial multiplication is the one which is investigated most since it is one of the most complex field operations and executed very often. The majority of research papers focuses on reducing the number of partial- multiplications while neglecting the increased effort for additions of the partial products. This thesis investigates how the latter can be optimized. A reduction of additions can be achieved by using pre-defined processing sequences for summing up partial products. In this work a method to find the optimized processing sequence is presented. It is applied to 10 multiplication methods of polynomials over GF(2ⁿ). For example when applied to the generalized Karatsuba multiplication [18] the optimized processing sequence saves up to 39 per cent of XOR-gates in average for polynomials with a length up to 600 bits. In addition it is known that combining different multiplication methods reduced the total complexity of the multiplier. For example using the classical MM for calculation of small partial products in combination with other MMs can improve chip-parameters of the resulting multipliers. An optimal combination of several multiplication approaches for which the optimized processing sequence of XOR-operations is used reduces the area and energy consumption of the resulting multiplier significantly. This work presents an algorithm to determine the optimal combination of multiplication methods with pre-defined processing sequences for hardware implementation of an highly efficient polynomial multiplier in GF(2ⁿ). The combinations determined by this algorithm save in average 12 % of the chip-area for polynomials with a length up to 600 bits in comparison to data reconstructed from [30]. In addition the effect of the optimization techniques researched in this thesis was evaluated using the example of polynomial multiplier for 233 Bits long operands. The multiplier uses the Winograd-MM for segmentation of operands and executes partial multiplication using an optimized 78 bits partial multiplier. The theoretical results have been verified successfully by synthesizing this multiplier for the IHP 0.13 μm technology. In comparison to a synthesized version of the design given in [28] the optimized multiplier of this thesis reduces the energy consumption and execution time of the kP operation by 24 and 28 per cent, respectively. KW - Hardwareentwurf KW - Kryptologie KW - Elliptische Kurven Kryptographie KW - GF(2ⁿ) KW - Polynom-Multiplikation KW - Optimierung KW - Hardware Implementierung KW - Elliptic curve cryptography KW - GF(2ⁿ) KW - Polynomial multiplication KW - Optimization KW - Hardware implementation Y1 - 2013 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-27240 ER - TY - THES A1 - Brzozowski, Marcin T1 - Energy-efficient means to support short end-to-end delays in wireless sensor networks T1 - Energieeffiziente Unterstützung von kurzen Ende-zu-Ende-Latenzen in drahtlosen Sensornetzen N2 - This work addresses tough challenges of sensor network applications with Quality of Service requirements. That is, nodes must work with batteries for a long time, support short end-to-end delays and robust communication in multi-hop networks. It starts with presenting previous research efforts that address such challenges. For instance, many Medium Access Control (MAC) protocols keep nodes mostly sleeping to save energy and synchronize wake-up times for communication. Although such protocols offer short end-to-end delays, they still suffer from long idle listening and shortened lifetimes. The main reasons are the long time needed to detect an idle channel and inefficient ways of dealing with clock drift. This work introduces novel solutions to these problems, mainly at Layer 2 of the OSI model, that significantly reduce idle listening. First, nodes predict future drift and reduce the time needed to compensate clock uncertainty among neighbors. Second, they quickly detect an idle channel and power down the transceiver. In some scenarios, nodes work 30% longer owing to these solutions. To tackle problems with unreliable wireless links, sensor nodes may apply various solutions at Layer 2. For example, with Automatic Repeat reQuest (ARQ) protocol they send retries on frame losses, resulting in extra energy consumption. This work examines the impact of ARQ on the lifetime and on the reception rate. Several indoor and outdoor experiments showed that with only 1-2 retries nodes can handle many communication problems. Besides, owing to the idle-listening reduction, mentioned previously, ARQ shortens the lifetime by 10% only. Although this work addresses particular applications, the solutions presented here can be used in other scenarios and with different protocols. For instance, the energy-efficient drift compensation approach can be directly used in any schedule-based MAC protocols, like the one based on the IEEE 802.15.4 standard. Besides, any protocol can benefit from the solution to the idle-listening reduction based on the early detection of idle channel. Finally, owing to the analytical model that estimates the lifetime of nodes, researches and developers can early evaluate MAC protocols running on various hardware platforms. N2 - Diese Arbeit beschäftigt sich mit den Herausforderungen von Sensornetzanwendungen mit Quality-of-Service-Anforderungen. Die Sensorknoten in einer solchen Anwendung müssen über einen langen Zeitraum mit Batterien auskommen und gleichzeitig kurze Ende-zu-Ende-Verzögerungen und zuverlässigen Datenversand in einem Multi-Hop-Netzwerk unterstützen. Zunächst werden bisherige Forschungsarbeiten zu diesem Thema vorgestellt. Viele Medienzugriffsprotokolle (MAC) lassen die Knoten die meiste Zeit "schlafen", um Energie zu sparen, und synchronisieren die Wachzeiten, um Kommunikation zwischen den Knoten zu ermöglichen. Solche Protokolle unterstützen zwar kurze Ende-zu-Ende-Verzögerungen, jedoch wird aufgrund von sogenanntem Idle Listening (Abhören des Funkkanals und Warten auf Nachrichten) nur eine kurze Lebensdauer erreicht. Dies liegt zum einen daran, dass zuviel Zeit benötigt wird um festzustellen, dass das Medium inaktiv ist und zum anderen an ineffizienten Verfahren für die Kompensation der Uhrendrift. Diese Arbeit stellt neue Lösungen für diese Probleme vor, die das Idle Listening erheblich reduzieren und hauptsächlich auf der Schicht 2 des OSI-Modells implementiert werden. Erstens berechnen die Knoten die zukünftige Uhrendrift ihrer Nachbarn, wodurch Unsicherheiten bzgl. der Drift beseitigt werden. Zweitens wird die nötige Zeit für die Erkennung eines inaktiven Mediums und dem Abschalten des Transceivers verringert. Die Lebensdauer der Knoten kann damit um bis zu 30% gesteigert werden. Es gibt unterschiedliche Ansätze - implementiert in der OSI-Schicht 2 - um mit der Unzuverlässigkeit der drahtlosen Kommunikation umgehen. Bei Automatic Repeat reQuest (ARQ) z.B. werden Pakete bei Verlust noch einmal gesendet. Dies erhöht jedoch den Energieverbrauch. Die Auswirkungen von ARQ auf die Lebensdauer und die Empfangsrate wird daher in dieser Arbeit untersucht. Experimente haben gezeigt, dass schon ein bis zwei Wiederholungen ausreichen, um die meisten Kommunikationsprobleme zu beseitigen. Aufgrund der Verkürzung des Idle Listenings durch die oben genannten Lösungen verkürzt ARQ die Lebensdauer nur um 10%. Obwohl diese Arbeit nur bestimmte Anwendungen betrachtet, können die hier vorgestellten Lösungen auch in anderen Szenarieren und auf andere Protokolle angewandt werden. Zum Beispiel kann das energieeffiziente Verfahren zur Kompensation der Uhrendrift direkt in vielen MAC-Protokollen verwendet werden, z.B. im IEEE 802.15.4 MAC. Zudem kann jedes Protokoll von der Lösung für die schnelle Erkennung eines inaktiven Mediums und der daraus resultierenden Reduktion des Idle Listenings profitieren. Schließlich können Forscher und Entwickler das vorgestellte analytische Modell nutzen, um die Lebensdauer eines Sensornetzes beim Einsatz verschiedener MAC-Protokolle zu berechnen. KW - Rechnernetz KW - Drahtloses Sensorsystem KW - Verteiltes System KW - Kommunikationsprotokoll KW - Drahtlose Kommunikation KW - Sensornetze KW - Kurze Latenzen KW - Uhrendrift KW - Medienzugriff KW - Wireless communication KW - Sensor networks KW - Short delay KW - Clock drift KW - MAC Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-25299 ER - TY - THES A1 - Vogel, Elisabeth T1 - Analyse von EM-Kartographie als Mittel zur Bestimmung von Leakage-Quellen sowie des Effektes geeigneter Gegenmaßnahmen T1 - Analysis of EM-Cartography as a mean to find leakage sources and the effect of suitable countermeasures N2 - The Internet of Things (IoT) and Wireless Sensor Networks (WSNs) are essential for today's global information society, relying on small wireless devices for networking. When these devices' functionalities or data are manipulated, the potential damage is significant. Hence, securing data transmission between these devices using cryptography is crucial. However, the security of cryptographic algorithms depends on the secrecy of cryptographic keys, which can be vulnerable due to physical accessibility. Side-channel analysis attacks can exploit this vulnerability by using physical parameters associated with the operation of cryptographic chips, such as electromagnetic radiation during cryptographic operations. In response to this challenge, the Leakage Source Cartography Tool (LSC-Tool) was developed in this thesis to expedite the analysis of electromagnetic radiation in IHP's elliptic curve cryptography designs. The LSC-Tool enables automated evaluation of sets of electromagnetic traces, obtained from different measurement positions across a cryptographic chip. The analysis results in a leakage source map (LS-map) that displays the success of electromagnetic analysis attacks at each measurement point. This tool offers a cost-effective and rapid means to assess the resistance of cryptographic designs against attacks, providing designers with insights into the most vulnerable areas of the chip and information about leakage per clock cycle. By applying the LSC-Tool, the resistance of two IHP ECC designs against horizontal differential electromagnetic analysis attacks was tested across 25 measurement positions. The statistical analysis of traces can be conducted using three methods: the least squares method, the difference-of-means-test, or the difference-of-the-mean method. The generated LS-maps show that using different methods yields distinct leakage source indications. Combining these maps enhances the attack's success rate. Notably, during this research, it became evident that the LSC-Tool could be adapted to create LS-maps for the functional blocks of ECC designs, enabling the analysis of simulated power traces for IHP ECC designs. N2 - Das Internet der Dinge (IoT) und drahtlose Sensor-Netzwerke (WSNs) sind grundlegende Konzepte für die Vernetzung der heutigen globalen Informationsgesellschaft, die auf kleinen drahtlosen Geräten basiert. Wenn die Funktionalitäten oder Daten dieser Geräte manipuliert werden, kann der potenzielle Schaden erheblich sein. Daher ist die Sicherung der Datenübertragung zwischen diesen Geräten mithilfe von Kryptografie entscheidend. Die Sicherheit kryptografischer Algorithmen hängt jedoch von der Geheimhaltung der kryptografischen Schlüssel ab, die aufgrund der physischen Zugänglichkeit anfällig sein können. Side-Channel-Angriffe können diese Anfälligkeit ausnutzen, indem sie physikalische Parameter nutzen, die mit dem Betrieb kryptografischer Chips verbunden sind, wie z. B. die elektromagnetische Strahlung während kryptografischer Operationen.Als Antwort auf diese Herausforderung wurde in dieser Arbeit das "Leakage Source Cartography Tool" (LSC-Tool) entwickelt, um die Analyse der elektromagnetischen Strahlung in den elliptischen Kurvenkryptografie-Designs des IHP zu beschleunigen. Das LSC-Tool ermöglicht die automatisierte Auswertung von Sätzen von elektromagnetischen Traces, die aus verschiedenen Messpositionen über einen kryptografischen Chip gewonnen wurden. Die Analyse führt zu einer "Leakage Source Map" (LS-Map), die den Erfolg von elektromagnetischen Analyseangriffen an jeder Messposition darstellt. Dieses Tool bietet eine kostengünstige und schnelle Möglichkeit, die Widerstandsfähigkeit kryptografischer Designs gegen Angriffe zu bewerten, und bietet Designern Einblicke in die anfälligsten Bereiche des Chips sowie Informationen über den Leakage pro Taktzyklus.Durch den Einsatz des LSC-Tools wurde der Widerstand von zwei IHP ECC-Designs gegen horizontale differentielle elektromagnetische Analyseangriffe an 25 Messpositionen getestet. Die statistische Analyse von Traces kann mit drei Methoden durchgeführt werden: der Methode der kleinsten Quadrate, dem Difference-of-means-Test oder der Difference-of-the-mean-Methode. Die generierten LS-Maps zeigen, dass die Verwendung unterschiedlicher Methoden unterschiedliche Anzeichen für Leakagestellen liefert. Die Kombination dieser Karten erhöht die Erfolgsrate des Angriffs. Beachtenswert ist, dass im Laufe dieser Forschung klar wurde, dass das LSC-Tool angepasst werden kann, um LS-Maps für die funktionellen Blöcke von ECC-Designs zu erstellen und so die Analyse simulierter Power-Traces für das IHP ECC-Designs zu ermöglichen. KW - EM-Kartographie KW - Elliptische Kurven KW - Power Analysis Angriffe KW - Seitenkanalattacke KW - Fehleranalyse KW - Kryptosystem KW - Elektromagnetische Strahlung KW - Elliptische Kurve KW - Side-channel-analysis KW - Countermeasures KW - Power analysis Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-64545 ER - TY - THES A1 - Alpirez Bock, Estuardo T1 - SCA resistent implementation of the Montgomery kP-algorithm N2 - Mathematically, cryptographic approaches are secure. This means that the time an attacker needs for finding the secret by brute forcing these approaches is about the time of the existence of our world. Practically, an algorithm implemented in hardware is a device that generates a lot of additional data during the calculation process. Its power consumption, electromagnetic radiation, etc. can be measured, saved and analysed for key extraction. Such attacks are called side channel analysis attacks and are significant threats when applying cryptographic algorithms. By considering these attacks when implementing a cryptographic algorithm, it is possible to design an implementation that is more resistant against them. The goal of this thesis was to design a methodology to securely implement the Montgomery kP-operation using an IHP implementation as a starting point. In addition, the area and energy consumption of the secure Montgomery kP-multiplier should still be highly efficient. The resistance against power analysis attacks of two different IHP ECC implementations was analysed in this thesis. A horizontal power analysis attack using the difference-of-means test was performed with the goal of finding potential leakage sources exploited in side channel analysis attacks, i.e. finding the reasons of a correct extraction of the cryptographic key. For both analysed ECC designs, four key candidates were extracted with a correctness of 90% or more. Through analysis of the implemented Montgomery kP-algorithm’s functionality and its power consumption, it was established that the algorithm’s operation execution flow was the main cause of the implementations’ vulnerability. Thus, a design methodology consisting in changing the Montgomery kP-algorithm operation flow was developed. As a result, the re-designed implementations do not deliver any correctly extracted key candidates whenever the difference-of-means test is performed on them. These re-designs implied an increase on the chip area by about 5% for each implementation. The execution time needed for performing a complete kP-operation was reduced for both designs. Thereby one implementation’s execution time was reduced by 12% in comparison to its original version and even though its power consumption was increased by 9%, its energy consumption per kP-operation was reduced by 4.5%. N2 - Standardisierte kryptographische Algorithmen sind aus mathematischer Sicht sicher. Dies bedeutet, dass ein Brute-Force-Angriff zur Bestimmung des geheimen Schlüssels einen Zeitaufwand von der Dauer der Existenz unserer Welt hat. In Hardware implementierte Algorithmen generieren aber während des Berechnungsvorganges eine große Menge zusätzlicher Daten. U.a. können der Energieverbrauch des Gerätes sowie seine elektromagnetische Strahlung gemessen, gespeichert und analysiert werden, um den privaten Schlüssel zu extrahieren. Solche Angriffe werden Seitenkanalangriffe genannt und sind erhebliche Bedrohungen für die Sicherheit kryptographischer Algorithmen. Die vorliegende Arbeit hatte das Ziel, eine Methodik zur Implementierung der Montgomery kP-Operation zu entwickeln, welche Resistenz gegen Seitenkanalangriffe lieferte. Dabei wurde eine IHP Implementierung als Ausgangspunkt benutzt. Zusätzlich sollten die Fläche und der Energieverbrauch der sicheren Montgomery kP-Multiplizierer hoch effizient sein. Im Rahmen dieser Masterarbeit wurde die Resistenz gegen Seitenkanalangriffe zweier unterschiedlicher IHP ECC Implementierungen analysiert. Ein Power-Analysis-Angriff wurde anhand des difference-of-means Testes (DoMT) durchgeführt, um mögliche Sicherheitslücken im Bezug auf Seitenkanalangriffe zu finden, d. h. um die Gründe einer erfolgreichen Schlüssel-Extrahierung festzustellen. Für beide Implementierungen wurden vier Schlüsselkandidaten mit einer Korrektheit von mindestens 90% extrahiert. Nach Analyse der Funktionalität des implementierten Montgomery kP-Algorithmus und seines Momentanleistungsverbrauchs wurde festgestellt, dass die Ausführungseihenfolge der Operationen des Algorithmus die Hauptursache des erfolgreichen Angriffes war. Hierauf aufbauend ist eine neue Methodik zur Implementierung des Montgomery kP-Algorithmus entwickelt worden. Diese Methodik basiert auf einer neuen Ausführungsreihenfolge der einzelnen Operationen im Algorithmus. Nach diesen Änderungen konnten mit dem DoMT keine Schlüssel mehr erfolgreich extrahiert werden. Die Änderungen verursachten eine Erhöhung der Implementierungsflächen um ca. 5%. Die Ausführungszeit einer kompletten kP-Operation ist für beide Implementierungen reduziert worden. Dabei wurde die Ausführungszeit z. B. einer Implementierung im Vergleich zur originalen Version um 12% reduziert und obwohl ihre durchschnittliche Leistung um 9% erhöht wurde, ist ihr Energieverbrauch pro kP-Operation um 4,5% reduziert worden. KW - Side channel analysis KW - Elliptic curve cryptography KW - Power analysis KW - Difference-of-means test KW - Elliptic curve point multiplication KW - Elliptische Kurve KW - Kryptologie Y1 - 2015 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-36288 ER - TY - THES A1 - Sojka-Piotrowska, Anna T1 - On the applicability of short key asymmetric cryptography in low power wireless sensor networks T1 - Über die Anwendbarkeit asymmetrischer Kryptographie mit kurzen Schlüsseln in drahtlosen Sensornetzwerken N2 - The growing popularity of Wireless Sensor Networks (WSN) makes the spectrum of their applications very wide. A great number of the application areas like health monitoring or military applications require a high level of security and dependability from the wireless sensor network. Solving these issues can be supported by providing cryptographic solutions into WSN applications. Since the WSNs mainly consist of low power devices, cryptographic solutions ideal for WSNs should provide computationally lightweight security mechanisms producing small data packets and ensuring confidentiality. Cryptographic mechanisms that have both these features are considered in this thesis, which main objective is the analysis of the applicability of the short key elliptic curve cryptography in WSN environments. Reduced key lengths require modification of the standard ECC security algorithms to provide authentication and also a novel solution for a cryptographic secure pseudo-random number generator. The proposed solution is based on the standard ECC, but it differs in several aspects. The main difference is that the parameters of the used elliptic curve have to be kept secret. This is due to the fact that solving the Discreet Logarithm Problem (DLP) for such short parameters can be done in short time. Additionally, using shorter parameters for the underlying elliptic curves excludes also the use of standard hash functions, what mainly influences the mechanisms for generating the digital signature. Hash functions require large input values and produce relatively large output data that is inapplicable in the shortECC environment. Thus, within this thesis a modified version of standard Elliptic Curves Digital Signature Algorithm is proposed, which does not require any hash function. The shortECC needs pseudo-random numbers in the encryption and the digital signature protocols, but since it operates on numbers that are significantly shorter than the ones used by other cryptographic approaches, pseudo-random number generators for standard approaches are not suitable for shortECC. Thus, the new pseudo-random number generator not involving any additional hardware besides the modules available on the used test platform and operating on 32-bit long integers, is proposed. The randomness of the numbers generated by the proposed algorithm and their applicability for cryptographic purposes was evaluated using the NIST test suites. The shortECC approach was also subjected to cryptanalysis in order to proof its security and determine the circumstances and constraints for its application. N2 - Die große Popularität drahtloser Sensornetzwerke ist vor allem auf deren großes Anwendungsspektrum zurückzuführen. Viele Anwendungsbereiche wie die Telemedizin zur Patientenüberwachung oder auch Anwendungen für das Militär haben jedoch sehr hohe Anforderungen an die Sicherheit und Zuverlässigkeit solcher drahtlosen Netzwerke. Kryptographische Verfahren können helfen diese Anforderungen zu erfüllen. Drahtlose Sensornetzwerke bestehen allerdings oft aus energielimitierten Geräten. Entsprechend sind kryptographische Verfahren gefordert, die den Anforderungen an eine hohe Sicherheit und Zuverlässigkeit bei niedrigem Energieverbrauch genügen, d.h. leichtgewichtige kryptografische Operationen sowie die Übertragung kleiner Datenmengen. Der Fokus dieser wissenschaftlichen Arbeit liegt auf der Untersuchung von Ansätzen, die beiden Eigenschaften erfüllen. Hauptziel dabei ist die Analyse der Anwendbarkeit kryptografischer Verfahren in drahtlosen Sensornetzwerken, die auf elliptischen Kurven mit kurzen Schlüsseln basieren (shortECC).Verkürzte Schlüssellängen erfordern dabei Modifikationen der Standardalgorithmen für Kryptografie mit Elliptischen Kurven (Elliptic Curve Cryprography – ECC), um Authentifikation zu gewährleisten sowie auch eine neue Lösung für den kryptografischen Pseudozufallszahlengenerator bereitzustellen. Die vorgeschlagene Lösung (shortECC) basiert auf dem Standard ECC, unterscheidet sich aber in einigen wesentlichen Aspekten: Der Hauptunterschied liegt in der Geheimhaltung verschiedener Parameter, die im Standard ECC in der öffentlichen Domäne vorkommen. Das ist vor allem dadurch begründet, dass die Lösung des diskreten mit solchen kurzen Schlüsseln für den Standard ECC sehr einfach wäre. Zudem schließt für die vorgesehene Schlüssellänge von 32-bit beziehungsweise 64-bit die Verwendung der Standard Hash-Funktionen aus. Hash-Funktionen nehmen große Daten als Eingang und produzieren Werte, die für den Einsatz in der shortECC Umgebung zu groß sind. Dies beeinflusst hauptsächlich die Algorithmen für die Generierung von Digitalen Signaturen. Im Rahmen dieser Arbeit wurde ein Algorithmus vorgestellt und evaluiert, der keine Hash-Funktion erfordert. Bei den shortECC Algorithmen werden Zufallszahlen für die Verschlüsselung und das Generieren einer Digitalen Signatur benutzt. Da aber die Standardansätze von kryptografischen Zufallszahlgeneratoren für die kurzen Zahlen nicht immer geeignet sind, wurde eine neue und sehr effiziente Lösung für einen sicheren Pseudozufallszahlengenerator vorgestellt und evaluiert. Der vorgeschlagene Generator verwendet keine zusätzliche Hardwaremodule, kann aber verschiedene Hardwaremodule zum Initialisieren nutzen. Die Qualität der generierten Zufallszahlen für kryptografische Zwecke wurde mit der NIST Test Suite mit einem sehr positiven Ergebnis evaluiert. Der vorgeschlagene shortECC-Ansatz wurde auch mit kryptoanalytischen Methoden untersucht, um die angebotene Sicherheit aber auch die Schwachpunkte und Umstände, in welchen diese entstehen, zu ermitteln. KW - ECC KW - Sensor Networks KW - PRNG KW - Lightweight cryptography KW - Elliptische Kurven KW - Drahtlose Sensornetze KW - Zufallszahl Generator KW - Drahtloses Sensorsystem KW - Zufallsgenerator Y1 - 2016 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-39453 ER - TY - THES A1 - Stecklina, Oliver T1 - A secure isolation of software activities in Tiny Scale Systems T1 - Eine sichere Trennung von Software-Aktivitäten auf ressourcen-beschränkten Systemen N2 - With the introduction of the Internet at the end of the last century the modern society was fundamentally changed. Computer systems became an element of nearly all parts of our daily live. Due to the interconnection of these systems local borders are mostly vanished, so that information is accessible and exchangeable anywhere and at anytime. But this increased connectivity causes that physical fences are no longer an adequate protection for computer systems. Whereas the security of commodity computer systems was improved continuously and similarly with their increased connectivity, deeply embedded systems were then and now mostly protected by physical fences. But the ubiquitous availability of embedded systems in personal and commercial environments makes these systems likewise accessible and moves them strongly into the focus of security investigations. Deeply embedded systems are usually equipped with tiny scale micro controllers, which are limited in their available resources and do not feature secure mechanisms to isolate system resources. Hence, a single error in a local software component is not limited to the component itself, instead the complete system may be influenced. The lack of resource isolation makes tiny scale systems prone for accidental errors but in particular vulnerable for a broad variety of malicious software. For a safe and secure operation of computer systems it is strongly recommended that software components are isolated in such a manner that they have access only to those resources, which are assigned to them. Even though a substantial number of approaches in the context of embedded system’s safety were investigated during the last fifteen years, security was mostly neglected. This thesis is focused on security aspects where malicious software wittingly tries to bypass available protection mechanisms. The thesis introduces a security platform for tiny scale systems that enforces an isolation of software components considering security aspects. Due to the limited resources of tiny scale systems the proposed solution is based on a co-design process that takes the static and predefined nature of deeply embedded systems into account and includes hardware, compile-time, and run-time partitions to reduce the number of additional run-time components, to avoid performance drawbacks, and to minimize the memory as well as the components footprint overhead. To prove the applicability of the presented platform it was applied and evaluated with two real applications. In addition, an investigation of technologies of commodity computer systems that are suitable to build secure systems is presented. The thesis analyzes their enforcement based on the features provided by the introduced security platform. The contributions of this thesis include an enforcement of a security isolation of system resources on tiny scale systems and enable the development of a broad variety of secure tiny scale system applications. N2 - Mit der Einführung des Internets am Ende des letzten Jahrhunderts hat sich in der heutigen Gesellschaft ein nachhaltiger Wandel vollzogen. Computer-Systeme wurden Bestandteil in nahezu allen Bereichen unseres täglichen Lebens. Durch die zunehmende Vernetzung der Systeme sind räumliche Grenzen weitgehend verschwunden, so dass die Informationen überall und jederzeit verfügbar sind bzw. verändert werden können. Diese erhöhte Konnektivität bedingt jedoch, dass der Schutz der Computer-Systeme durch physische Maßnahmen nicht mehr gewährleistet werden kann. Während die Sicherheit von alltäglichen Computer-Systemen kontinuierlich und in nahezu gleicher Weise zu ihrer gestiegenen Konnektivität verbessert wurde, sind tief eingebettete Systeme damals wie heute meist durch physikalische Maßnahmen geschützt. Die allgegenwärtige Verfügbarkeit von eingebetteten Systemen in persönlichen als auch in kommerziellen Umgebungen macht diese Systeme jedoch in gleicher Weise für jedermann zugänglich und macht sie damit zu einem zentralen Bestandteil der aktuellen Sicherheitsforschung. Tief eingebettete Systeme sind in der Regel mit kleinen Mikrocontrollern ausgestattet, die über begrenzte Ressourcen verfügen und keine sicheren Mechanismen zur Trennung von Systemressourcen bereitstellen. Hierdurch ist ein einzelner Fehler in einer lokalen Softwarekomponente nicht auf diese Komponente beschränkt, sondern beeinträchtigt nicht selten das gesamte System. Diese Schwäche macht eingebettete Systeme anfällig für zufällige Fehler, aber auch insbesondere anfällig für eine Vielzahl von bösartiger Software. Für einen stabilen und sicheren Betrieb von Computer-Systemen ist es zwingend erforderlich, dass Software-Komponenten in einer Art und Weise isoliert werden, dass sie nur Zugriff auf jene Ressourcen haben, die ihnen zugeordnet wurden. Wenngleich in den letzten fünfzehn Jahren eine beträchtliche Anzahl von Ansätzen zur Erhöhung der funktionalen Sicherheit in tief eingebetteten Systemen untersucht wurde, wurde die Sicherheit gegenüber Angriffen Dritter weitestgehend vernachlässigt. Die hier vorliegende Arbeit konzentriert sich auf Sicherheitsaspekte zur Abwehr von bösartiger Software, die wissentlich versucht verfügbare Schutzmechanismen zu umgehen. Die Arbeit stellt eine Sicherheitsplattform für kleine tief eingebettete Systeme bereit, die eine Trennung von Softwarekomponenten unter Berücksichtigung von Sicherheitsaspekten erzwingt. Aufgrund der begrenzten Ressourcen dieser Systeme basiert die vorgeschlagene Lösung auf einem Co-Design-Prozess, der den statischen und vordefinierten Charakter von tief eingebetteten Systemen berücksichtigt. Der Prozess beinhaltet Hardware-, Compile-Zeit- und Laufzeit-Komponenten um die Zahl der zur Laufzeit notwendigen Komponenten möglichst gering zu halten. Hierdurch sollen nachteilige Einflüsse auf die Laufzeit, den Speicherplatzbedarf sowie die Größe von Hardware-Komponenten minimiert werden. Um die Verwendbarkeit der präsentierten Plattform nachzuweisen, wurden zwei reale Anwendungen auf diese portiert. Zusätzlich wurden etablierte Technologien zum Bau von sicheren Systemen hinsichtlich ihrer Verwendbarkeit auf tief eingebetteten Systemen analysiert. Hierzu wurde deren Umsetzbarkeit unter Nutzung der durch die Sicherheitsplattform bereitgestellten Sicherheitsfunktionen untersucht. Der wesentliche Beitrag dieser Arbeit beinhaltet die Bereitstellung einer sicheren Trennung von Systemressourcen auf kleinen, tief eingebetteten Systemen, so dass eine Entwicklung einer Vielzahl von sicheren Systemanwendungen auf diesen Systemen möglich wird. KW - Security KW - Embedded systems KW - Memory protection KW - Hardware software co-design KW - Role-based access control KW - Eingebettete Systeme KW - Sicherheit KW - Speicherschutz KW - Rollen-basierte Zugriffskontrolle KW - Hardware-Software Co-Design KW - Eingebettetes System KW - Speicherzugriff KW - Zuverlässigkeit Y1 - 2016 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-40362 ER - TY - THES A1 - Vater, Frank T1 - Secure Scan Chain and Debug Interface T1 - Sichere Scan Chain und Debugschnittstelle N2 - Cryptographic operations are more and more popular because unencrypted information is a security leakage in many application areas. Possible ways to get the secret key is the misuse of test and debug facilities. These interfaces allow a reading and writing access to all internals of the ASIC. Typically they are not protected against a misuse by a third party. In this thesis a new countermeasure against side channel attacks on scan chain and debug interfaces is proposed. The countermeasure for the scan chain interface, as well as the one for the debug interface, use the same approach, but every interface has its own security component. The approach designed and investigated in this thesis is based on a key matching method, which is resistant against reverse engineering. It is necessary from the user side, to test and debug the device, to write the secret key in an OTP. The “golden” key is embedded in specially designed units, which are used to compare the golden key with one provided in the OTP. After testing or the debugging, the key in the OTP is deleted. Even if this key is known to an attacker, it is not possible to rewrite the value into the OTP. The unit which contains golden key and compare logic is made of digital standard cells. The cells are not modified, but the wiring has a novelty. Small isolation elements from the analog circuit design are used to implement a “0” or a “1” as value for the golden key. The security feature is the resistance against optical reverse engineering because both types of the golden key and compare unit have the same footprint. Finally 128 of these units compose the 128 bit golden key. The scan chain solution is suitable for any IP core, independent of whether it is a standalone cryptographic component, a microcontroller or a very complex system on a chip. For the scan chain test the test pattern generated by the scan pattern generator can be used without any modification. The only requirement is that before the test, the secret key has to be written into the device, and after the test, the secret key has to be deleted. For a debug interface the same problem exists as for the scan chain interface. An access to the device is an open door for an attacker. As the debug interface is used in different development stages the approach is to implement several OTP lines - one per development stage for example. Additionally a mechanism for different access levels is offered. Depending of the access level different address spaces are unlocked. As shown in this thesis, the solutions for a secure scan and debug interface are easy to integrate into an existing design, while area, timing and power is not influenced significantly. The scan or debug process have to be changed only slightly and the test coverage is not affected and defect analysis is possible. To summarize in this thesis a novel and innovative approach to protect scan and debug interfaces against side channel attacks was designed and evaluated. N2 - Kryptografische Verfahren werden zunehmend eingesetzt, da unverschlüsselte Informationen in vielen Anwendungsbereichen ein Sicherheitsrisiko darstellen. Damit ein Dritter diese verschlüsselten Daten mitlesen oder gar manipulieren kann, muss er im Besitz des privaten Schlüssels sein. Diesen bekommt er entweder per Brute-force-Angriff oder versucht diesen mittels Seitenkanalangriff aus dem Gerät zu extrahieren. Ein möglicher Ansatz den geheimen Schlüssel zu erhalten, ist der Missbrauch von Test- und Debugschnittstellen. Diese Schnittstellen bieten einen lesenden und schreibenden Zugang zu allen internen Speichern eines ASICs und sind in der Regel uneingeschränkt, d.h. auch durch unbefugte Dritte, nutzbar. Somit können auch Schlüssel für kryptografische Verfahren darüber ausgelesen werden. In dieser Arbeit wird eine neuartige Gegenmaßnahme gegen Seitenkanalangriffe auf Test- und Debugschnittstellen vorgestellt. Der Ansatz basiert auf einem identischen Schlüsselpaar. Um den Chip zu testen und zu debuggen muss des Nutzer den geheimen Schlüssel in einen OTP Speicher schreiben. Dieser wird mit dem goldenen Schlüssel verglichen, welcher im Gerät in speziell entworfenen Einheiten gespeichert ist. Sind beide identisch, wird der Zugriff auf die Schnittstelle gewährt. Nach dem Abschluss von Test oder Debug, wird der Schlüssel im OTP gelöscht. Selbst wenn einem Angreifer nun dieser geheime Schlüssel bekannt sein sollte, ist es nicht möglich diesen nochmals in den OTP zu schreiben. Die Einheiten, welche den goldenen Schlüssel und die Vergleichslogik enthalten, sind mit Hilfe von digitalen Standardzellen konstruiert worden unter Verwendung einer besonders ausgeführten Verdrahtung. Dazu wurden kleine Isolationselemente aus der analogen Schaltungstechnik eingefügt. Mit diesen wird bestimmt, ob die Einheit eine 0 oder 1 enthält. Da beide Einheiten gleich aussehen, ist ein Reverse Engineering mit optischen Mitteln nicht möglich. Insgesamt werden 128 dieser Einheiten in einen Chip eingebaut, so dass der geheime Schlüssel 128 Bit lang ist. Der Schutzmechanismus kann gleichermaßen für das Scan Chain Interface als auch für die Debugschnittstelle benutzt werden. Jedoch hat jede Schnittstelle eine eigene Schutzeinheit. Die Scan Chain eines jeden Designs und IP Cores kann geschützt werden. Die dafür notwendige zusätzliche Fläche ist klein, die Taktfrequenz und die Leistungsaufnahme werden nicht nachhaltig beeinflusst. Die Debugschnittstelle eines Microcontrollers wird in verschiedenen Entwicklungsphasen genutzt. Dazu hat der OTP mehrere Einträge, so dass der Schlüssel mehrmals gesetzt werden und die Debugschnittstelle aktiviert und deaktiviert werden kann. Darüber hinaus gibt es einen adressbasierten Mechanismus für die Steuerung von Zugriffsrechten. Zusammengefasst wird in dieser Arbeit ein neuer und innovativer Ansatz zum Absichern der Test- und Debugschnittstelle vor Seitenkanalangriffen vorgestellt und evaluiert. KW - Scan chain KW - Debug interface KW - Secure KW - Testschnittstelle KW - Debugschnittstelle KW - Sicher KW - Kryptoanalyse KW - Schnittstelle KW - Chiffrierung Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-42932 ER - TY - RPRT A1 - Bock, Estuardo Alpirez A1 - Dyka, Zoya T1 - Vulnerability assessment of an IHP ECC implementation N2 - Mathematically, cryptographic approaches are secure. This means that the time an attacker needs for finding the secret by brute forcing these approaches is about the time of the existence of our world. Practically, an algorithm implemented in hardware is a device that generates a lot of additional data during calculation. Its power consumption, electromagnetic radiation etc. can be measured, saved and analysed for the key extraction. Such attacks - the side channel analysis attacks (SCA attacks) - are significant threats when applying cryptographic algorithms. By taking the issue of physical attacks into consideration when implementing a cryptographic algorithm, it is possible to design an implementation that is resilient - at least to a certain extend - against side channel analyses. In this report, we give implementation details of the IHP accelerator for the elliptic curve point multiplication. We analysed the implemented algorithm ow and its power consumption using simulated power traces for the 130nm CMOS IHP technology. We made a horizontal power analysis attack using the difference-of-means test with the goal of finding potential SCA leakage sources, i.e. finding the operations in the algorithmic ow that are responsible for the correct extraction of the cryptographic key. KW - Elliptic curve cryptography KW - Side channel analysis KW - Power analysis KW - Difference of means test KW - Hardware KW - CMOS-Schaltung KW - Kryptologie Y1 - 2015 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34908 ER -