TY - THES A1 - Traue, Jana T1 - Fine-grained transactions for NVRAM T1 - Feingranulare Transaktionen für NVRAM N2 - For decades, there has been a distinction between fast, volatile and slow, non-volatile memory technologies in the storage hierarchy of computer systems. While volatile memories offer a byte addressable interface, persistence was limited to slower, block-oriented media. As a consequence, processing and storing information implies copying data from the persistent storage to volatile memory and vice versa. In recent years, a new memory technology which is both byte-addressable and non-volatile has been announced: Non-Volatile Random Access Memory (NVRAM). Its unique combination of features allows processing of information exactly at the location where it is stored permanently, thereby eliminating the need for copies. Without the need to create and manage copies, data can be processed significantly faster. The processing of persistent information can be disrupted by failures, like crashes. When changes are only partially performed, data might be left in an inconsistent state. Such a situation can be avoided by creating a copy before starting to change data. That backup is restored when a failure has been detected. Such a procedure relies on a highly specific order of its operations, because the backup can only be disposed after all changes have been carried out successfully. Since NVRAM removes the need for accessing block-oriented media, it removes a major bottleneck in the processing of persistent information, especially when only small amounts of data are modified. As a result, controlling the order of operations dominates the processing performance. This thesis analyses transactional mechanisms for data on NVRAM which can guarantee that sequences of operations are either carried out as one unit or not at all. The idea is based on creating backups, as sketched above. Existing approaches for the traditional storage hierarchy use separate memory locations for backup and modified data. In a first step, the costs of applying existing procedures to NVRAM are identified. Afterwards, a novel approach which couples the versions tighter in space is presented. Enabled by the unique properties of NVRAM, this new approach is able to reduce the costs of ordering. The processing of persistent data can thereby be sped up significantly. N2 - In der Speicherhierarchie von Computersystemen existiert seit Jahrzehnten eine Trennung zwischen schnellen, flüchtigen und langsamen, nicht-flüchtigen Speichermedien. Im Gegensatz zu Speichern der ersten Kategorie, welche byteweise adressierbar sind, bieten nicht-flüchtige Speicher bisher nur eine blockorientierte Schnittstelle. Infolge dessen sind bei der Verarbeitung und Speicherung von Informationen Kopieroperationen essentiell. In den letzten Jahren wurde eine neue Speichertechnologie angekündigt, welche die bisher getrennten Welten vereint: Non-Volatile Random Access Memory (NVRAM). Dadurch, dass NVRAM zugleich byteweise adressierbar und nicht-flüchtig ist, ermöglicht er es, Daten an genau dem Ort zu verändern, an dem sie dauerhaft gespeichert werden. Ohne die Notwendigkeit von Kopieroperationen können persistente Daten im NVRAM hochgradig effizient verarbeitet werden. Bei der Informationsverarbeitung können Fehler auftreten, beispielsweise wenn das System abstürzt. Sollten zum Zeitpunkt der Fehlers Änderungen nur teilweise ausgeführt worden sein, können die Daten einen ungültigen Zwischenstand repräsentieren. Hat man vor der Änderung eine Sicherungskopie angelegt, so könnte man nach der Erkennung eines solchen Zustandes zum alten Stand zurückkehren indem man die modifizierten Daten verwirft. Dabei ist es von enormer Wichtigkeit, dass die zeitliche Reihenfolge bei der Verwaltung der Kopie eingehalten wird: die alten Daten dürfen erst dann verworfen werden, wenn die neuen aktiv sind. Während bisher der Zugriff auf das nicht-flüchtige Medium die Verarbeitungsgeschwindigkeit dominiert hat, gewinnt mit NVRAM die Einhaltung von Reihenfolgen an Bedeutung. In dieser Arbeit werden Transaktionsmechanismen für NVRAM untersucht, mit denen sichergestellt werden kann, dass Operationen ganz oder gar nicht ausgeführt werden. Als Grundlage dient dabei auch die Idee einer Sicherungskopie. Es werden zuerst die Kosten untersucht, die entstehen wenn das existierende Vorgehen auf NVRAM übertragen wird und Kopie und modifizierte Daten räumlich voneinander getrennt werden. Danach wird ein neuer Ansatz vorgestellt, der beide Versionen örtlich koppelt, was erst durch die einzigartige Kombination der Eigenschaften von NVRAM möglich wird. Diese Arbeit zeigt, dass mit dem neuen Ansatz die Kosten der Kontrolle von Reihenfolgen deutlich reduziert werden können, wodurch die Verarbeitungsgeschwindigkeit von persistenten Daten im NVRAM gesteigert werden kann. KW - NVRAM KW - Transactions KW - Cache lines KW - Non-volatile KW - Main memory KW - Nicht-flüchtig KW - Hauptspeicher KW - Cache-Line KW - Transaktionen KW - NVRAM KW - Hauptspeicher KW - RAM KW - Transaktion KW - Sicherungskopie Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-46367 ER - TY - CHAP A1 - Segabinazzi Ferreira, Raphael A1 - Nolte, Jörg T1 - Low latency reconfiguration mechanism for fine-grained processor internal functional units N2 - The strive for performance, low power consumption, and less chip area have been diminishing the reliability and the time to fault occurrences due to wear out of electronic devices. Recent research has shown that functional units within processors usually execute a different amount of operations when running programs. Therefore, these units present different individual wear out during their lifetime. Most existent schemes for re-configuration of processors due to fault detection and other processor parameters are done at the level of cores which is a costly way to achieve redundancy. This paper presents a low latency (approximately 1 clock cycle) software controlled mechanism to reconfigure units within processor cores according to predefined parameters. Such reconfiguration capability delivers features like wear out balance of processor functional units, configuration of units according to the criticality of tasks running on an operating system and configurations to gain in performance (e.g. parallel execution) when possible. The focus of this paper is to show the implemented low latency reconfiguration mechanism and highlight its possible main features. KW - Functional units low latency KW - Fine-grained KW - Reconfiguration KW - Software KW - Rekonfiguration KW - Mikroprozessor KW - Latenzzeit Y1 - 2019 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-50497 ER - TY - CHAP A1 - Rotta, Randolf A1 - Segabinazzi Ferreira, Raphael A1 - Nolte, Jörg T1 - Real-time dynamic hardware reconfiguration for processors with redundant functional units T2 - Proceedings of the 2020 IEEE 23rd International Symposium on Real-Time Distributed Computing (ISORC) N2 - The tiny logic elements in modern integrated circuits increase the rate of transient failures significantly. Therefore, redundancy on various levels is necessary to retain reliability. However, for mixed-criticality scenarios, the typical processor designs offer either too little fault-tolerance or too much redundancy for one part of the applications. Amongst others, we specifically address redundant processor internal functional units (FU) to cope with transient errors and support wear leveling. A real-time operating system (RTOS) was extended to control our prototypical hardware platform and, since it can be configured deterministically within few clock cycles, we are able to reconfigure the FUs dynamically, at process switching time, according to the specified critically of the running processes. Our mechanisms were integrated into the Plasma processor and the Plasma-RTOS. With few changes to the original software code, it was, for example, possible to quickly change from fault-detecting to fault-correcting modes of the processor on demand. KW - Reconfiguration KW - Run-Time KW - Modular redundancy KW - Mixed-criticality KW - Rekonfiguration KW - Laufzeit KW - Funktionseinheit KW - Redundanz Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52031 SN - 978-1-7281-6958-3 SN - 2375-5261 PB - Institute of Electrical and Electronics Engineers Inc. (IEEE) CY - Nashville, TN, USA ER - TY - THES A1 - Gypser, Philipp T1 - Mechanisms for energy-efficient processor allocation and redistribution on manycore systems T1 - Mechanismen für die energieeffiziente Prozessor-Allokation und Umverteilung auf Vielkernprozessor-Systemen N2 - Multi- and manycore processors promise to combine high overall peak performance with moderate power consumption to meet the constantly growing demand for computational power under the energy constraints of today’s CMOS technology. Future systems with manycore processors are expected to contain a huge amount of cores, which exceeds the number of processes that will run simultaneously. Consequently, processor time sharing approaches, that introduce significant overhead from regular context switches in common OS, will no longer be necessary. This work investigates mechanisms for scalable and energy-efficient spatial partitioning of multi- and manycore processor systems. In addition, it explores the implications of exclusive processor core allocation to user processes due to the absence of temporal multiplexing and offers approaches to ease the adaptation to the new programming model. The proposed mechanisms achieved fast thread allocation which motivates applications for dynamic thread allocation and benefits performance as well as energy efficiency. The efficiency control and resource revocation mechanisms detect and prevent wasteful and inefficient resource occupation from poorly optimized or malicious processes. In this way, the global efficiency of the system is optimized. The dynamic processing resource allocation and revocation handling has been integrated into a task parallel runtime system, to disburden the application programmer from manual implementation and to increase productivity. N2 - Mehrkern- und Vielkernprozessoren versprechen eine hohe Spitzenrechenleistung bei moderatem Stromverbrauch, um den ständig wachsenden Bedarf nach Rechenleistung mit den Energiebeschränkungen der heutigen CMOS-Technologie zu erfüllen. Es wird erwartet, dass zukünftige Systeme mit Vielkernprozessoren eine riesige Anzahl von Rechenkernen enthalten werden, welche die Anzahl der gleichzeitig laufenden Prozesse übersteigt. Folglich werden Ansätze für das zeitliche Multiplexing der Prozessoren, die in bestehenden Betriebssystemen erhebliche Kosten durch regelmäßige Kontextwechsel verursachen, nicht mehr zwingend erforderlich sein. Diese Arbeit untersucht Mechanismen für eine skalierbare und energieeffiziente räumliche Partitionierung von Mehrkern- und Vielkernprozessorsystemen. Darüber hinaus werden die Auswirkungen der exklusiven Prozessorkernzuweisung, aufgrund des fehlenden zeitlichen Multiplexings, für den Benutzer untersucht und Ansätze zur Erleichterung der Anpassung an das neue Programmiermodell angeboten. Die entwickelten Mechanismen erreichen eine schnelle Threadallokation, die Anwendungen zur dynamischen Ressourcenbelegung motiviert und damit sowohl die Rechenleistung als auch die Energieeffizienz erhöht. Die Mechanismen zur Effizienzkontrolle und zum Entzug von Ressourcen erkennen und verhindern eine verschwenderische und ineffiziente Ressourcenbelegung durch schlecht optimierte oder bösartige Prozesse. Auf diese Weise wird die globale Effizienz des Systems verbessert. Die dynamische Belegung von Rechenressourcen und die Behandlung von Ressourcelimitierungen wurden in ein aufgabenparalleles Laufzeitsystem integriert, um Anwendungsprogrammierer von der manuellen Implementierung zu entlasten und die Produktivität zu steigern. KW - Manycore KW - Operating systems KW - Online profiling KW - Energy efficiency KW - Dynamic partitioning KW - Vielkernprozessor KW - Betriebssysteme KW - Profiling KW - Energie-Effizienz KW - Dynamische Partitionierung KW - Mehrkernprozessor KW - Betriebssystem KW - Partionierung KW - Energieeffizienz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-63853 ER - TY - THES A1 - Segabinazzi Ferreira, Raphael T1 - Run-time redundancy management of processor functional units for mixed-critical scenarios T1 - Laufzeit-Redundanzmanagement von Prozessor-Funktionseinheiten für gemischtkritische Szenarien N2 - Since electronics started to scale down, a growing concern about the reliability of these electronic devices has emerged. At the same time, the increased demand for high performance within the safety- and mixed-critical domains, such as the aerospace and automotive industry, motivated a shift from previous consolidated and mature technology to the new cutting edge devices with smaller feature sizes. Therefore, there is a need to improve the fault tolerance of these high-end devices so that minimum failure rates can be obeyed. Although redundancy has been a great solution for these problems, their drawbacks such as power and area overheads must be watched carefully, so that per-unit price does not extrapolate affordable limits, and the redundancy does not add more sources of error than it improves the fault tolerance. This thesis proposes an approach for run-time management of redundancy among the processor internal Functional Units (FUs) within mixed-critical scenarios, tackling the compensation of the trade-offs between fault-tolerance, power consumption, hardware usage (ageing), and hardware area (cost). With these objectives in mind, this thesis presents a concept for a dynamic processor architecture capable to enable and disable redundancy of FUs on-demand, and a software mechanism for criticality-aware management of these units for mixed-critical processes within an Operating System (OS). For this purpose, a processor design was extended with a few additional instructions that enabled different replication schemes in the processor at run-time. Furthermore, a compatible Real-Time Operating System (RTOS) is also extended to enable the desired criticality-aware management of units. Evaluating the implemented test platform when the extended processor was running bare-metal code, the latency to shift between different replication schemes was of only one instructions cycle. Furthermore, when the processor was running the adapted RTOS, the run-time overhead over the latency to switch between processes remained below 2.5%. Meanwhile, resulting from the processor extensions, the hardware overhead remained smaller than standard full core replication schemes such as core lock-step approaches. Regarding fault tolerance, the expected failure rate of the FUs module decreased by approximately 80% when its FUs were configured with Triple Modular Redundancy (TMR). Furthermore, when considering the whole area of the processor core, its respective failure rate decreased by about 15% when configured these units with the same triplication scheme. Finally, it is also presented that the run-time management of FUs was likewise able to decrease the power consumption and hardware ageing for the proposed mixed-critical scenario. After all, we can say that the concept can increase fault tolerance on-demand of a processor design with moderately low hardware overhead, while it also minimises the power consumption and hardware usage (ageing) for its intended mixed-critical scenario. N2 - Seit die Elektronik immer kleiner wird, ist eine wachsende Besorgnis über die Zuverlässigkeit dieser elektronischen Geräte entstanden. Gleichzeitig motivierte die gestiegene Nachfrage nach hoher Leistung in sicherheits- und gemischt kritischen Bereichen wie der Luft- und Raumfahrt und Automobilindustrie zu einer Umstellung von früher konsolidierter und ausgereifter Technologie auf die neuen Spitzengeräte mit kleineren Strukturgrößen. Daher muss die Fehlertoleranz dieser High-End-Geräte verbessert werden, damit minimale Ausfallraten eingehalten werden können. Obwohl Redundanz eine großartige Lösung für diese Probleme ist, müssen ihre Nachteile wie Energie- und Flächen-Overhead sorgfältig beobachtet werden, damit der Preis pro Einheit nicht erschwingliche Grenzen extrapoliert und die Redundanz nicht mehr Fehlerquellen hinzufügt, als sie verbessert Fehlertoleranz. Vor diesem Hintergrund stellt diese Arbeit ein Konzept für eine dynamische Prozessorarchitektur vor, die in der Lage ist, die Redundanz von Funktionseinheiten (“Functional Units”, FUs) bei Bedarf zu aktivieren und zu deaktivieren, sowie einen Softwaremechanismus zur kritikalitätsbewussten Verwaltung dieser Einheiten für gemischt kritische Prozesse innerhalb eines Betriebssystems (“Operating System”, OS). Dazu wurde ein Prozessordesign um einige zusätzliche Anweisungen erweitert, die zur Laufzeit unterschiedliche Replikationsschemata im Prozessor ermöglichen. Darüber hinaus wird auch ein kompatibles Echtzeit-Betriebssystem (“Real-Time Operating System”, RTOS) erweitert, um die gewünschte kritikalitätsbewusste Verwaltung von Einheiten zu ermöglichen. Die Rekonfiguration des Prozessors erfordert nur einen Befehlszyklus, der gesamte zusätzliche overhead für den Prozesswechsel beträgt weniger als 2,5%. In der Zwischenzeit blieb der Hardware-Overhead aufgrund der Prozessorerweiterungen kleiner als bei standardmäßigen vollständigen Kernreplikationsschemata, wie z. B. Core-Lock-Step-Ansätzen. In Bezug auf die Fehlertoleranz verringerte sich die erwartete Ausfallrate des FU-Moduls um etwa 80%, wenn es mit Dreifacher Modularer Redundanz (“Triple Modular Redundancy”, TMR) konfiguriert wurde. Darüber hinaus verringerte sich bei Betrachtung der gesamten Fläche des Prozessorkerns die jeweilige Ausfallrate um etwa 15%, wenn die Einheiten mit demselben Verdreifachungsschema konfiguriert wurden. Abschließend wird auch dargestellt, dass das Laufzeitmanagement von FUs den Stromverbrauch und die Hardwarealterung für das vorgeschlagene gemischt-kritische Szenario ebenfalls verringern konnte. Schließlich können wir sagen, dass das Konzept die Fehlertoleranz eines Prozessordesigns mit mäßig niedrigem Hardware-Overhead bei Bedarf erhöhen kann, während es auch den Stromverbrauch und die Hardwarenutzung (Alterung) für das beabsichtigte gemischt-kritische Szenario minimiert. KW - Mixed-critical scenario KW - Redundancy KW - Fault-tolerance KW - Run-time KW - Fehlertoleranz KW - Redundanz KW - Funktionseinheit KW - Mikroprozessor KW - Laufzeit KW - Gemischtkritische Szenarien KW - Laufzeit KW - Redundanz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-58886 ER - TY - CHAP A1 - Segabinazzi Ferreira, Raphael A1 - George, Nevin A1 - Chen, Junchao A1 - Hübner, Michael A1 - Krstic, Milos A1 - Nolte, Jörg A1 - Vierhaus, Heinrich Theodor T1 - Configurable Fault Tolerant Circuits and System Level Integration for Self-Awareness N2 - Scaling minimum features of ICs down to the 10nm- area and below has allowed high integration rates in electronics. Scaling at supply voltages of 1V and below also implies a rising level of stress which drives aging effects that reduce switching speed and the expected life time. Additionally, vulnerability from particle radiation is increased. Hence, fault detection and on-line correction become a must for many applications. However, not only fault tolerance but self-awareness becomes also an advantage. Provided that by being aware of its own healthy state allow optimized configurations regarding system operation modes and configurable hardware mechanism. This paper shows a preliminary work in a configurable circuit and explores its configuration possibilities when integrated into a complete system. KW - Self-awareness KW - Configurable circuits KW - Fault tolerant KW - Operation modes KW - Integrierte Schaltung KW - Konfiguration KW - Fehlertoleranz Y1 - 2019 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-50503 SN - 978-3-902457-54-7 ER - TY - THES A1 - Sieber, André T1 - Energiemanagement für drahtlose tief eingebettete Systeme : Feingranulares, faires Management zum Erreichen von Lebenszeitzielen bei knappen Energieressourcen T1 - Energy management for wireless deeply embedded systems : Fine-grained, fair management for reaching lifetime goals with limited resources N2 - Drahtlose eingebettete Systeme haben vielfältige Anwendungsmöglichkeiten, sei es im Internet der Dinge oder in Sensornetzen. Diese Systeme sollen dabei ohne Eingriff von außen eine hohe Laufzeit erreichen. Die Energieversorgung und der Verbrauch spielen dabei entscheidende Rollen, sind jedoch Varianzen unterworfen. Sollen Wartungsintervalle oder Lebenszeitziele erreicht werden, ist deshalb ein dynamisches Energiemanagement unabdingbar. In dieser Doktorarbeit wird ein solcher Ansatz vorgestellt, umgesetzt und evaluiert. Im Gegensatz zu existierenden Ansätzen werden Varianzen auf allen drei Ebenen des Managements (Energieversorgung, Energieverbrauch und Energieverwaltung) adressiert. Für die Energieversorgung wird eine Batterieüberwachung vorgestellt, welche eine Steuerung des Verbrauchs ohne komplexe Berechnung des Ladezustands ermöglicht. Der Verbrauch des Systems wird durch einen Software-basierten Ansatz feingranular ermittelt und bezieht Varianzen durch Änderungen der Spannung und der Effizienz von Spannungswandlern ein. Die Verwaltung und Zuordnung der Energie zu Anwendungszielen erfolgt mittels dynamischer Energiebudgets und bietet verschiedene Strategien, um auf Änderungen des Bedarfs adäquat reagieren zu können. N2 - Wireless embedded systems can be used in broad application ranges, for example in the internet of things and wireless sensor networks. They should run for years on a single set of batteries, without external interference. Energy supply and consumption play a major role, but are vulnerable to variances. To be able to reach runtime goals, e.g. maintenance intervals, dynamic energy management is necessary. This thesis introduces, describes and evaluates such a management approach. In contrast to existing approaches, variances are addressed on all three management levels: energy supply, energy consumption and energy allowance. For the energy supply a battery observation method is presented, which enables the steering of the application without complex computations of the state-of-charge. A software-based approach determines fine-grained information about the energy consumption of the system and includes variances caused by differences of the supply voltage and the voltage converter efficiency. The energy allowance to different application parts and their management is based on energy budgets and provides different policies to react to changes in the energy demand of single application(-parts). KW - Eingebettete Systeme KW - Drahtlose Sensornetze KW - Energiemanagement KW - Energiebewusstsein KW - Lebenszeitziele KW - Embedded systems KW - Wireless Sensor Networks KW - Energy management KW - Energy awareness KW - Lifetime goals KW - Eingebettetes System KW - Energiemanagement Y1 - 2016 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-39288 ER - TY - THES A1 - Karnapke, Reinhardt T1 - Unidirectional Links in Wireless Sensor Networks T1 - Unidirektionale Verbindungen in drahtlosen Sensornetzen N2 - Experiments with wireless sensor networks have shown that unidirectional communication links are quite common. What is even more, they have also shown that the range of a unidirectional link can exceed that of a bidirectional one by far. Still, most of todays routing protocols do not use them, they only eliminate their implications. Those protocols that do use unidirectional links introduce a lot of protocol overhead. One possible conclusion that is often drawn from this fact is that it does not pay to use unidirectional links in a routing protocol. An alternative one is that the overhead produced by the protocols needs to be reduced. This thesis follows the second line of reasoning, and introduces, describes and evaluates five new routing protocols for wireless sensor networks with unidirectional links. N2 - Experimente mit drahtlosen Sensornetzen haben gezeigt, dass unidirektionale Verbindungen häufig auftreten und oft eine grössere Distanz überbrücken als bidirektionale. Trotzdem werden sie in den meisten Routingprotokollen nicht genutzt. Diese Protokolle beschränken sich darauf, negative Auswirkungen der unidirektionalen Verbindungen zu eliminieren. In Protokollen, die unidirektionale Verbindungen verwenden, entsteht hierdurch meist ein hoher, zusätzlicher Aufwand. Viele Protokollentwickler schliessen daraus, dass es sich nicht lohnt, unidirektionale Verbindungen zu nutzen. Eine alternative Schlussfolgerung wäre es zu sagen, dass der Aufwand, der durch die Verwendung der unidirektionalen Verbindungen entsteht, reduziert werden muss. In dieser Doktorarbeit wurde der zweite Weg gewählt: Es werden fünf neue Routingprotokolle für drahtlose Sensornetze vorgestellt und evaluiert, welche unidirektionale Verbindungen nutzen. KW - Drahtloses Sensorsystem KW - Sensornetze KW - Routing KW - Unidirektionale Verbindungen KW - Wireless Sensor Networks KW - Routing KW - Unidirectional links Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-27210 ER - TY - RPRT A1 - Kuban, Robert T1 - PGAS for (in)coherent manycore systems T1 - PGAS für (in)kohärente Vielkernsysteme N2 - As the architectural walls drive the number of parallel cores in multicore systems up, it becomes harder to maintain cache coherence across all of the physical memory and all cores. On the other hand, even given a performant cache-coherent system, the unavoidable non-uniform memory (NUMA) and non-uniform cache (NUCA) architectures make programming for it difficult. A potential solution to this problem is to interpret massive multicore machines as a distributed system with remote memory access, and therefore, use existing distributed programming models. A natural fit for such an approach is the PGAS model, which provides a global address space divided into partitions that can be either local or remote. Unfortunately, completely discarding the notion of sharing ignores the efficient hardware mechanisms available in multicore machines with shared memory. This survey examines PGAS frameworks and communication libraries with an focus on the PGAS model to enable PGAS applications to exploit shared memory in massive multicore machines without sacrificing the benefits of the PGAS programming model. N2 - Weil die Anzahl von Rechenkernen in Mehr- und Vielkernsystemen beständig steigt, wird es immer aufwendiger, kohärente Zwischenspeicher zwischen allen Rechenkernen herzustellen. Selbst performante Cache-kohärenten Systeme sind wegen der unvermeidlich genutzten NUMA- und NUCA-Architekturen schwer zu programmieren. Eine mögliche Lösung ist es, Vielkernsysteme als verteilte Systeme mit entferntem Speicherzugriff zu interpretieren und existierende verteilte Programmiermodelle zu nutzen. Das PGAS-Modell ist ein naheliegender Kandidat dafür: Es bietet einen globalen Adressraum, der in Partitionen unterteilt ist, die entweder lokal oder entfernt sein können. Unglücklicherweise ignoriert dies die effizienten Hardware-Mechanismen in Vielkernmaschinen mit gemeinsamen Speicher. Diese Studie untersucht PGAS-Frameworks und Kommunikationsbibliotheken mit einem Fokus auf das PGAS-Modell, um PGAS-Anwendungen zu ermöglichen, die Vorteile von gemeinsamen Speicher in Vielkernmaschinen zu nutzen ohne die Vorteile des PGAS-Programmiermodells aufzugeben. KW - PGAS KW - Shared memory KW - Manycore systems KW - PGAS KW - Gemeinsamer Speicher KW - Vielkernsysteme KW - Mehrkernsysteme KW - Gemeinsamer Speicher KW - Mehrrechnersystem Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-56183 ER - TY - THES A1 - Büchner, Steffen T1 - Applying the stream-processing paradigm to ultra high-speed communication systems T1 - Anwendung des Strom-Verarbeitungs-Paradigmas auf Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme N2 - In the last 30 years, communication became one of the most important pillars of our civilization. Every day terabytes of information are moved wired and wireless between computers. In order to transport this amount of data, researchers and industry increase the data rates of the underlying communication networks with impressive speed. However, such ultra-high data rates are unavailable at the communication endpoints. One reason why ultra-high data rates are still not available for the communication endpoints is their inability to handle the protocol processing at this data rate. In order to enable communication endpoints to process high-volume data streams, the protocol processing has to be parallelized and optimized on all processing levels. However, parallelization and optimization are cumbersome tasks, which are further complicated as the protocol processing is traditionally carried out by the operating system. This thesis aims at circumventing these problems by moving the protocol processing into external processing hardware and interpreting communication protocols as stream processing problems. In order to achieve ultra-high data rates at the communication endpoints, a protocol stream processing design approach was developed and evaluated. The design process is separated into implementation, soft real-time analysis, parallelization, and mapping steps, which allow a scalable protocol implementation without paradigm changes. Furthermore, a data link protocol for 100 Gbit/s wireless was developed and implemented with the new stream processing design concept, in order to show its feasibility. The data link protocol is configurable for different communication conditions and easy to parallelize by providing different granularities of packets. The proposed design-process has shown to be suitable for uncovering bottlenecks and helping with debugging the individual stages of the protocol. N2 - In den letzten 30 Jahren wurde die ständig verfügbare elektronische Kommunikation zu einer der wichtigsten Säulen unserer Zivilisation. Jeden Tag werden Terabyte an Informationen drahtgebunden und drahtlos zwischen Computern übertragen. Um diese Datenmenge zu transportieren, erhöhen Forscher und Industrie die Datenraten der zugrunde liegenden Kommunikationsnetze mit beeindruckender Geschwindigkeit. Solche ultrahohen Datenraten sind jedoch an den Kommunikationsendpunkten nicht verfügbar. Ein Grund, warum für die Kommunikationsendpunkte immer noch keine extrem hohen Datenraten zur Verfügung stehen, ist die Unfähigkeit, die Protokollverarbeitung mit dieser Datenrate durchzuführen. Damit Kommunikationsendpunkte hochvolumige Datenströme verarbeiten können, muss die Protokollverarbeitung auf allen Verarbeitungsebenen parallelisiert und optimiert werden. Parallelisierung und Optimierung sind jedoch komplizierte und fehleranfällige Aufgaben. Diese Herausforderung wird weiter verstärkt, da die Protokollverarbeitung traditionell im Betriebssystemkern durchgeführt wird. In dieser Arbeit werden diese Herausforderungen gelöst, indem die Protokollverarbeitung in externe Verarbeitungshardware ausgelagert wird und indem Kommunikationsprotokolle als Stream Processing Probleme interpretiert werden. Um ultrahohe Datenraten an den Kommunikationsendpunkten zu erreichen, wurde ein Designansatz für die Verarbeitung von Protokolldatenströmen entwickelt und bewertet. Der Designprozess ist in Implementierungs-, Weiche-Echtzeitanalyse-, Parallelisierungs- und Mapping-Schritte unterteilt, mit welchen eine skalierbare Protokollimplementierung ohne Paradigmenwechsel ermöglicht wird. Darüber hinaus wurde ein Datenverbindungsprotokoll für drahtlose 100 Gbit/s Kommunikation entwickelt und mit dem neuen Stream Processing Designkonzept implementiert, um dessen Leistungsfähigkeit zu demonstrieren. Das Datenverbindungsprotokoll ist für verschiedene Kommunikationsbedingungen konfigurierbar und lässt sich durch unterschiedliche Granularitäten der Pakete leicht parallelisieren. Der vorgeschlagene Entwurfsprozess hat sich als geeignet erwiesen, Verarbeitungsengpässe aufzudecken und bei der Fehlersuche in den einzelnen Phasen der Entwicklung zu helfen. KW - Stream processing KW - Ultra high speed communication systems KW - Communication protocols KW - Wireless communication KW - End2End100 KW - Stromverarbeitung KW - Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme KW - Kommunikationsprotokolle KW - Drahtlose Kommunikation KW - Kommunikationsprotokoll KW - Protokollverarbeitung KW - Hochgeschwindigkeitskommunikation KW - End2End100 Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52462 ER -