TY - THES A1 - Werner, André T1 - Anwendungsorientierte FPGA Architekturen : Virtual Coarse Grained Reconfigurable Array für die Berechnung arithmetischer Operation T1 - Application-oriented FPGA architectures : Virtual Coarse Grained Reconfigurable Array for calculating arithmetic operation N2 - Sowohl in Anlagen mit Hochgeschwindigkeitsrechensystemen als auch in der Industrie in so genannten smarten Problemlösungen spielen Rechenbeschleuniger eine immer bedeutendere Rolle. Diese wissenschaftliche Arbeit befasst mich mit der Untersuchung anwendungsorientierter FPGA-Architekturen, um die Lücke zwischen Performanz und Energieverbrauch zu verkleinern oder gar zu schließen. Sie untersucht zunächst die optimale Granularität einer Architektur für einen Algorithmus. Anhand der Auswertung einer umfangreichen Versuchsreihe mit ca. 650 Simulationen und etwa 200 verschiedenen Architekturen wird versucht einen FPGA mit optimalen Eigenschaften für eine Beschleunigerhardware abzuleiten. Für die Untersuchung wird das Evaluationswerkzeugs Verilog-To-Routing genutzt, dessen Steuerung nebst dem Parsen der Ergebnisse mittels Python automatisiert wird. Basierend auf den Ergebnissen dieser Granularitätsuntersuchung wird die Einführung einer parameterisierbaren CGRA-Architektur beschrieben, welche als Overlay auf einer beliebigen FPGA-Architektur aufgebracht werden kann. Die ersten Ergebnisse einer Evaluation mit einem Faltungsalgorithmus weisen auf Probleme beim Datentransfer zwischen einem Prozessorsystem und dem VCGRA als Beschleuniger hin, weshalb in zusätzliche Module für eine Entspannung dieses Flaschenhalses investiert wird. Aus Überlegungen entstehen so genannte Pre-Fetcher und Datenpuffer, eine Memory Management Unit und eine zentrale Steuerstelle, die Central Control Unit, welche das VCGRA zu einer Gesamtarchitektur ergänzen. Die Entwicklungsschritte und Evaluation dieser zusätzlichen Module erfolgt nun in SystemC, statt in VHDL, um den Zyklus von Design und Evaluation zu verkürzen. Im Zusammenhang mit der Central Control Unit wird ein Maschinencode im Binärformat und ein passender Assemblerbefehlssatz entworfen, um das VCGRA autark zu steuern. Alle Werkzeuge und die Architektur stehen unter Open-Source- Lizenzen der wissenschaftlichen Community zur Verfügung. N2 - Both in plants with high-speed computing systems and in industry in so-called smart problem solutions, computing accelerators play an increasingly important role. This scientific work deals with the investigation of application-oriented FPGA architectures in order to reduce or even close the gap between performance and energy consumption. It first investigates the optimal granularity of an architecture for an algorithm. Based on the evaluation of an extensive series of experiments with about 650 simulations and about 200 different architectures, an attempt is made to derive an FPGA with optimal characteristics for an accelerator hardware. For the investigation the evaluation tool Verilog-To-Routing is used, whose control is automated by means of Python in addition to the parsing of the results. Based on the results of this granularity investigation, the introduction of a parameterizable CGRA architecture is described, which can be applied as an overlay on any FPGA architecture. The first results of an evaluation with a convolutional algorithm indicate problems with the data transfer between a processor system and the VCGRA as accelerator, which is why investments are made in additional modules to relax this bottleneck. Considerations result in so-called pre-fetcher and data buffers, a memory management unit and a central control unit, which complement the VCGRA to form an overall architecture. The development steps and evaluation of these additional modules are now done in SystemC, instead of VHDL, to shorten the cycle of design and evaluation. In conjunction with the central control unit, machine code in binary format and a matching assembly instruction set will be designed to control the VCGRA autonomously. All tools and the architecture are available under open source licenses to the scientific community. KW - FPGA KW - SystemC KW - CGRA KW - Overlay Architektur KW - Beschleuniger KW - Accelerator KW - Overlay architecture KW - VCGRA KW - Field programmable gate array KW - Overlay-Netz KW - SystemC Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-62484 ER - TY - RPRT ED - Reichenbach, Marc ED - Schmailzl, Kurt J.G. T1 - 3rd Workshop on smart medical devices and systems – RC-SMDS ‘22 T1 - 3. Workshop für intelligente medizinische Geräte und Systeme - RC-SMDS 22 N2 - For the third time we were able to hold our PhD workshop "Research is Calling" on smart medical devices and systems, this time in Berlin again. This unique workshop brings together young scientists from computer science and medicine to provide a forum to discuss the very latest approaches to smart medical devices and systems. This year, for the first time, it is possible to publish corresponding workshop proceedings via the publication service of the Brandenburg Technical University (BTU). In our view, this format can create true interdisciplinarity because everyone presents their ideas and interim results to colleagues from a wide variety of disciplines and, conversely, hears and sees the latest from many other specialties. This forum is the vehicle for initiating new collaborations and planning joint research projects. The 'Cottbus project' emerged from personal partnerships between 'technicians' and 'physicians' and was planned from the beginning as a platform and an offer: as a platform for free and fully open scientific exchange and discourse, as an offer to all who are interested, also and gladly beyond Brandenburg. Begun as a "PhD Colloquium", Cottbus' "Research is Calling" is an ideas laboratory for young scientists. Cottbus is to establish a university medical faculty in the next few years as part of the structural change program following the coal phase-out. From our point of view, this lab is an important building block to establish cross-sectional issues right at the interface between medicine and technology, a culture of open discourse and scientific dialogue. The workshop covers the following topics in particular: Smart sensors for medical applications, Low-power wearable sensors, artificial intelligence for medical applications, medical robots, algorithms for medical applications, applications and case studies. Despite the pandemic situation the workshop could be held in presence. In five exciting presentations new ideas and cooperation possibilities were shown. Two keynotes (including Alina Nechyporenko, Marcus Frohme as special guests) and a dinner rounded off the program. At this point we would like to thank all participants, the reviewers, and the organizers, Stefan Scharoba and Kathleen Galke. We look forward to establishing this event as permanent and reaching an ever-growing audience. N2 - Zum dritten Mal konnten wir unseren PhD-Workshop "Research is Calling" zu intelligenten medizinischen Geräten und Systemen in Berlin veranstalten. Dieser einzigartige Workshop bringt junge Wissenschaftlerinnen und Wissenschaftler aus der Informatik und der Medizin zusammen und bietet ein Forum, um die neuesten Ansätze für intelligente medizinische Geräte und Systeme zu diskutieren. In diesem Jahr ist es zum ersten Mal möglich, entsprechende Workshop-Papiere über den Publikationsservice der Brandenburgischen Technischen Universität (BTU) zu veröffentlichen. Wir sind der Meinung, dass dieses Format eine einzigartige Interdisziplinarität schafft: Jeder Teilnehmer präsentiert seine Ideen und Zwischenergebnisse vor Kollegen aus den unterschiedlichsten Disziplinen und stellt sich deren kritischen Fragen. Entsprechend ist dieses Forum hervorragend geeignet für die Anbahnung neuer Kooperationen und für die Planung gemeinsamer Forschungsprojekte. Der vorliegende Tagungsband behandelt insbesondere folgende Themen: Intelligente Sensoren für medizinische Anwendungen, energiesparsame tragbare medizinische Geräte, Künstliche Intelligenz für medizinische Anwendungen, medizinische Roboter, Algorithmen für medizinische Anwendungen, Anwendungen und Fallstudien. KW - Low-power device KW - Medical device KW - Robots KW - ECG KW - Bipolar disorder KW - Energiesparsame Geräte KW - Medizinische Geräte KW - Roboter KW - EKG KW - Bipolare Störung KW - Medizintechnik KW - Elektrokardiografie KW - Intelligenter Sensor KW - Roboter KW - Energieeinsparung KW - Konferenzschrift Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-63042 ER - TY - THES A1 - Müller, Sebastian T1 - Software-basierte Rekonfiguration in statisch geplanten Mehrkernsystemen zur Behandlung permanenter Fehler T1 - Software-Based Self-Repair of Statically Scheduled Multi-Core Systems for Handling Permanent Faults N2 - In zukünftigen eingebetteten Systemen ist bei zunehmender Integrationsdichte mit einer abnehmenden Zuverlässigkeit zu rechnen. Insbesondere lang laufende Systeme werden mit fortschreitender Zeit Alterungserscheinungen aufweisen, die sich durch den permanenten Ausfall einzelner Komponenten bemerkbar machen. Um die Funktionstüchtigkeit solcher Systeme auch für einen langen Zeitraum zu gewährleisten, sind Funktionen erforderlich, die die Erkennung, Lokalisierung und Behandlung solcher permanenter Fehler erlauben. Diese Funktionen sind dabei in das System zu integrieren. Es existieren dafür bereits verschiedene Ansätze auf unterschiedlichen Systemebenen. Das Spektrum solcher Ansätze reicht von einer Reparatur auf Transistorebene über die Reparatur einzelner Komponenten, die aus einigen dutzend bis einigen tausend Transistoren bestehen, bis hin zu Reparaturansätzen, die komplette Prozessorkerne in einem System ersetzen. Jeder Ansatz hat dabei seine spezifischen Vor- und Nachteile. Das betrifft insbesondere den Aufwand zur Administration der Reparatur sowie die Anwendbarkeit auf beliebige Hardwarestrukturen. Bisher wurden die Reparaturmethoden isoliert entwickelt. In Systemen mit zunehmender Komplexität wird jedoch ein hierarchischer Ansatz benötigt, der die existierenden Techniken ebenenübergreifend verbindet. Dadurch kann eine Zerlegung des Systems in verschiedene Gruppen vorgenommen werden, wobei für jede Gruppe eine spezifische Reparaturmethodik besonders geeignet ist. Es entsteht dadurch ein teils hierarchisch organisierter Reparaturansatz, der unterschiedliche Reparaturtechniken miteinander kombiniert. Es werden für das hierarchische Verfahren insbesondere software-basierte Reparaturansätze betrachtet, da diese nur einen geringen Administrationsaufwand in Hardware erfordern. Die Nutzung fehlerhafter Komponenten im Prozessor wird dabei durch die Anpassung des ausgeführten Programms an die aktuelle Fehlersituation vermieden. Diese Anpassung kann beispielsweise auf Systemebene, durch Verlagerung eines Programms von einem Prozessorkern auf einen anderen Kern oder auf der Ebene von Prozessorkernen, wobei die Benutzung einzelner Komponenten eines Kerns vermieden wird, erfolgen. Diese Anpassungen lassen sich durch Techniken, wie sie im Backend eines Compilers eingesetzt werden, bewerkstelligen. Die Reparatur auf den verschiedenen Ebenen erfordert dabei unterschiedlich mächtige Backends. Das reicht von einem Backend, das nur eine Ablaufplanung ändert, über ein Backend, das darüber hinaus noch die Registervergabe anpasst, bis hin zu einem Backend, das den Programmcode zweier Prozessorkerne vertauscht und an den jeweiligen Kern anpasst. Die Ausführung der software-basierten Reparatur soll dabei möglichst durch den fehlerhaften Kern selbst ausgeführt werden. In schwerwiegenden Fällen erfolgt eine administrierte Reparatur auf der Systemebene durch einen zur Reparaturzeit bestimmten Prozessorkern des Systems. Der Aufwand für entsprechende Backends sowie deren Möglichkeit zur Fehlerbehandlung werden in dieser Arbeit untersucht. N2 - Due to the shrinking feature-size of integrated circuits a lower reliability is predicted for embedded systems. The higher stress density in those circuits leads to wear-out effects, which result in a permanent fault of processor components. In order to ensure a certain quality of service for long-term systems, techniques for fault detection, localization and error handling have to be integrated into a system. Several approaches are already known for different hierarchical levels of a system. Those approaches can replace hardware structure with a size from hundred to thousands of transistors or can even exchange entire processor cores with spare-cores. Every approach has its own advantage and draw-back. The key issues are the overhead for administrating a repair and the applicability for any hardware structure of a processor. Due to the increasing complexity of modern embedded systems a hierarchical approach is required, which combines the existing techniques in one approach. This offers the possibility to separate a system into different levels. A dedicated repair method is assigned to every level of a system. This results in a hierarchical organized repair approach that combines various fault-tolerant repair methods. The developed hierarchical repair approach uses only software-based repair techniques, because the required hardware overhead for administrating a software-based repair is negligible. A permanent fault is handled by reconfiguring the application of a system in such a way that the executed tasks never use a faulty component. The reconfiguration at the core-level avoids e.g. the use of a faulty register whereas at the system-level a task is moved from a processor core to a different one. The software-based repair approach can be achieved with techniques, which are used in the back-end of a compiler. A varying set of back-ends is required for the different levels of a system. A first simple back-end adapts the scheduling of a basic block, whereas a second back-end can change the usage of registers. At the system-level a back-end is required, which adapts the program code of one core to the architecture of another core. The hierarchical repair approach is organized in such a way that a faulty core executes the software-based repair as a self-repair. In case that the self-repair fails, the repair is repeated at the system-level by an arbitrary core of the system. The thesis investigates the overhead of the software-based self-repair and the improvement of the average life-time of different fault-tolerant system configurations. KW - Zuverlässigkeit KW - Fehlertoleranz KW - Mehrkernsystem KW - Software-basierte Rekonfiguration KW - Fault-Tolerance KW - Multicore System KW - Software-based Self-Repair KW - Dependability KW - Eingebettetes System KW - Fehlertoleranz KW - Rekonfiguration Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34916 ER - TY - CHAP A1 - Pechmann, Stefan A1 - Hagelauer, Amelie A1 - Wenger, Christian A1 - Reichenbach, Marc T1 - 1. Memristor-Symposium 2023 T1 - 1. Memristor-Symposium 2023 N2 - The 1.Memristor-Symposium was held from 27-28.02.2023 in Bamberg. Young scientists and PhD students presented their research and covered several topics regarding ongoing memristive research in Germany. Several talks on the topic of memristive devices, their testing, modeling and usage were presented and discussed, covering the whole vertical integration from material and divice up to application level. N2 - Das 1.Memristor-Symposium fand am 27. und 28.02.2023 in Bamberg statt. Junge Wissenschaftler*innen und Doktorant*innen präsentierten dort ihre aktuelle Arbeit und deckten dabei mehrere Themengebiete aus der memristiven Forschung in Deutschland ab. Die Vorträge kommen aus dem Bereich der memristiven Bauteile, deren Test, Modellierung und Anwendung und decken dabei die volle vertikale Integration von Materialforschung über Bauteile bis hin zur Anwendungsebene ab. KW - Memristor KW - Memristive switching KW - RRAM KW - Modeling KW - Memristisches Schalten KW - Modellierung KW - Memristor KW - Modellierung Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-63489 ER - TY - THES A1 - Ulbricht, Markus T1 - Systematische Lebensdauer-Optimierung für hochintegrierte Systeme auf der Basis von Nano-Strukturen durch Stress-Optimierung und Selbstreparatur T1 - Systematic lifetime optimization of highly integrated systems based on nano structures by means of stress optimization and self repair N2 - Die Skalierung von Bauelementen der Mikroelektronik bis hin zu atomaren Dimensionen hat einen zunehmenden negativen Einfluss auf deren Zuverlässigkeit und mittlere Lebensdauer. Durch uneinheitliches Skalieren der räumlichen Ausdehnung im Vergleich zur Versorgungsspannung steigen die internen Energiedichten und damit die Temperatur. Diese trägt wesentlich zur Verstärkung gewisser Fehlereffekte bei. Maßnahmen wie Selbstreparatur und Entstressen können dieser Entwicklung entgegenwirken, wobei Kombinationen solcher Ansätze noch bessere Ergebnisse versprechen. Ziel der vorliegenden Dissertationsschrift ist es, eine dieser Kombinationen auf ihre Kosten und Nutzen zu untersuchen. Damit kann am Ende die Aussage getroffen werden, ob die Activity Migration eine gewinnbringende Ergänzung in einem zur Selbstreparatur genutzten M aus N System darstellt oder nicht. Um dieses Ziel zu erreichen, werden zuerst fünf verschiedene Implementierungen des Ansatzes in einem VLIW Prozessor erstellt. Anschließend findet die Simulation der Implementierungen in verschiedenen Strukturgrößen, in Bezug auf ihr Temperaturverhalten statt. Über entsprechende Modellierungen wird daraufhin die Zuverlässigkeit und mittlere Lebensdauer der Originalsysteme, Systeme mit reinem M aus N System und den Systemen mit integrierter Activity Migration in Abhängigkeit von Temperatur und Fläche ermittelt. Die erzeugten Ergebnisse belegen, dass das Hinzufügen der Activity Migration bei den untersuchten Prozessormodellen, mit starker thermischer Kopplung zwischen Funktions- und Ersatzbaugruppen, warmer Redundanz, Rekonfiguration im laufenden Betrieb und den gegebenen Formeln zur Berechnung der Fehlerraten verschiedener Fehlermodelle, keinen nennenswerten Gewinn an Lebensdauer erbringt, da das reine M aus N System bereits zu einer deutlichen Lebensdauersteigerung führt. N2 - The continued scaling of microelectronic elements down to atomic dimensions has a growing negative influence on their reliability and lifetime. By scaling the spatial dimensions faster than the supply voltage, internal power densities rise and with that the temperature. This substantially accelerates certain fault effects. Countermeasures such as self repair and destressing are able to slow down this development, whereby a combination of these approaches promises even better results. The aim of this thesis is to examine one of these approaches to expose its costs and benefits. By the end of this research, it is possible to decide, whether the Activity Migration is a beneficial supplement to an existing k out of n system, used for self repair, or not. To achieve this goal, five different versions of the approach are implemented in a VLIW processor. Afterwards, those implementations are simulated in different feature sizes to determine their properties, regarding the temperature. In the next part, the reliability and mean time to failure of the original systems, of the systems with pure k out of n system and of the systems with integrated activity migration are calculated in relation to the temperature and area, using adequate models. The generated results show that adding activity migration to an existing k out of n system with strong thermal coupling between the active and passive components, warm redundancy, online reconfiguration and the given formulas for the calculation of failure rates under certain fault effects, brings no gain in lifetime worth mentioning, since the pure k out of n system by itself already leads to a significant increase in expected lifetime. KW - Temperaturmanagement KW - Thermal management KW - Selbstreparatur KW - M aus N System KW - Zuverlässigkeit KW - Mittlere Lebensdauer KW - Self repair KW - k out of n system KW - Reliability KW - Mean time to failure KW - Elektronisches Bauelement KW - Lebensdauer KW - Zuverlässigkeit Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-31220 ER - TY - THES A1 - Veleski, Mitko T1 - A cross-layer framework for adaptive processor-based systems regarding error resilience and power efficiency T1 - Ein schichtenübergreifender Ansatz für adaptive prozessorbasierte Systeme hinsichtlich Fehlerresilienz und Leistungseffizienz N2 - This dissertation proposes a cross-layer framework able to synergistically optimize resilience and power consumption of processor-based systems. It is composed of three building blocks: SWIELD multimodal flip-flop (FF), System Operation Management Unit (SOMU) and Framework Function Library (FFL). Implementation of the building blocks is performed at circuit, architecture and software layer of the system stack respectively. The SWIELD FF can be configured to operate as a regular flip-flop or as an enhanced flip-flop for protection against timing/radiation-induced faults. It is necessary to perform replacement of selected timing-critical flip-flops in a system with SWIELD FFs during design time. When the system is active, the SWIELD FFs operation mode is dynamically managed by the SOMU controller according to the current requirements. Finally, the FFL contains a set of software procedures that greatly simplify framework utilization. By relying on the framework, a system can intelligently interchange techniques such as Adaptive Voltage/Frequency Scaling, selective Triple Modular Redundancy and clock gating during operation. Additionally, a simple and convenient strategy for integration of the framework in processor-based systems is also presented. A key feature of the proposed strategy is to determine the number of SWIELD FFs to be inserted in a system. Using this strategy, the framework was successfully embedded in instances of both single- and multicore systems. Various experiments were conducted to evaluate the framework influence on the target systems with respect to resilience and power consumption. At expense of about 1% area overhead, the framework is able to preserve performance and to reduce power consumption up to 15%, depending on the number of SWIELD FFs in the system. Furthermore, it was also shown that under certain conditions, the framework can provide failure-free system operation. N2 - In dieser Dissertation wird ein schichtenübergreifendes Framework vorgeschlagen, das in der Lage ist, die Resilienz und den Stromverbrauch von prozessorbasierten Systemen synergetisch zu optimieren. Es setzt sich aus drei Bausteinen zusammen: SWIELD Multimodal Flip-Flop (FF), System Operation Management Unit (SOMU) und Framework Function Library (FFL). Die Implementierung der Bausteine erfolgt jeweils auf der Schaltkreis-, Architektur- und Softwareebene. Das SWIELD FF kann so konfiguriert werden, dass es als normales Flipflop oder als erweitertes Flipflop zum Schutz vor zeit- und strahlungsbedingten Fehlern arbeitet. Während der Entwurfszeit müssen ausgewählte zeitkritische Flipflops im System durch SWIELD FFs ersetzt werden. Wenn das System aktiv ist, wird der Betriebsmodus der SWIELD FFs vom SOMU-Controller entsprechend den aktuellen Anforderungen dynamisch verwaltet. Schließlich enthält das FFL eine Reihe von Softwareverfahren, die die Nutzung des Frameworks erheblich vereinfachen. Durch den Einsatz des Frameworks kann das System Techniken wie Adaptive Voltage/Frequency Scaling, selektive Triple Modular Redundancy und Clock Gating während des Betriebs intelligent austauschen. Außerdem wird eine einfache und komfortable Strategie zur Integration des Frameworks in prozessorbasierte Systeme vorgestellt. Eine wesentliche Eigenschaft der vorgeschlagenen Strategie besteht darin, die Anzahl der SWIELD FFs zu bestimmen, die in das System eingefügt werden sollen. Mit dieser Strategie wurde das Framework erfolgreich in Instanzen von Single- und Multicore-Systemen integriert. Es wurden verschiedene Experimente durchgeführt, um den Einfluss des Frameworks auf die Zielsysteme im Hinblick auf Resilienz und Stromverbrauch zu bewerten. Auf Kosten von ca. 1% Flächen-Overhead ist das Framework in der Lage, die Verarbeitungsleistung zu erhalten und den Stromverbrauch, abhängig von der Anzahl der SWIELD FFs im System bis 15% zu reduzieren. Darüber hinaus wurde gezeigt, dass das Framework unter bestimmten Bedingungen einen ausfallfreien Systembetrieb gewährleisten kann. KW - Processor KW - Cross-layer KW - Power KW - Resilience KW - Prozessoren KW - Energieeffizienz KW - Leistungseffizienz KW - Fehlerresilienz KW - Prozessor KW - Modell KW - Energieeffizienz KW - Fehlertoleranz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-61450 ER - TY - THES A1 - Misera, Silvio André T1 - Simulation von Fehlern in digitalen Schaltungen mit SystemC T1 - Simulation of faults in digital hardware with SystemC N2 - Elektronische Systeme sind in vielen Bereichen des täglichen Lebens zur Selbstverständlichkeit geworden. Dabei werden diese zunehmend komplexer und leistungsfähiger. Für den Entwurf entstehen dadurch Herausforderungen, die z. B. zunehmend mit Hilfe von SystemC gelöst werden. SystemC, eine C++- Klassenbibliothek, erlaubt die Modellierung von Hardwarekomponenten in einer Programmiersprache, wie sie zuvor nur mittels spezieller Hardwarebeschreibungssprachen möglich war. Die Simulation des Systems im Zusammenhang mit Fehlererscheinungen ist ein wichtiger Schritt für den Zuverlässigkeitsnachweis. Für die Simulation von Fehlern ergeben sich dabei im wesentlichen zwei Einsatzbereiche. Zum einen ist es die Fehlersimulation, welche Testmuster hinsichtlich ihrer Effektivität für den Produktionstest beurteilt. Zum anderen dient sie, häufig als simulierte Fehlerinjektion bezeichnet, dem Nachweis der Fehlertoleranz oder des Systemverhaltens im Betrieb. In dieser Arbeit werden erstmals verschiedene Aspekte und Strategien zur Simulation von Fehlern in digitalen Schaltungen als SystemC-Beschreibungen methodisch untersucht. Vorteile mit der Verwendung von SystemC bestehen z. B. in der Verwendung eines einheitlichen Beschreibungsmittels in einem durchgängigen Ablauf und in der Möglichkeit einer schnellen Ausführung. Voraussetzung für die Simulation von Hardware ist eine entsprechende Modellierungsmöglichkeit. Neben der Betrachtung der Register-Transfer- und Gatterebene wird eine neue Modellierung auf der Schalterebene präsentiert. Der Vorteil liegt hierbei in einer höheren Auflösung bei einer akzeptablen Geschwindigkeitseinbuße, wie sie insbesondere bei der Simulation von Fehlern sinnvoll ist. Bei der Modellierung der Fehler wurden neben dem klassischen Haftfehlermodell weitere Modelle kreiert, die Defekte und Störungen realitätsnäher abbilden. Die Injektion der Fehler in die Hardware-Beschreibung erfolgt mit Hilfe verschiedener Strategien. Neben der Umsetzung von Methoden, wie sie aus anderen Hardwarebeschreibungssprachen bekannt sind, werden weitere Wege in SystemC gezeigt. Hierbei nutzt man spezielle Eigenschaften der Sprache C++ und des SystemC-Kernels. Ergebnis dieser Techniken ist eine Modifikation der SystemC-Bibliothek, die zu einer sehr effizienten Fehlerinjektion führt. Bei der Einführung neuer Entwurfswerkzeuge entsteht oft das Problem der Portierung des bestehenden Know-hows. Eine Alternative kann die Kopplung von bestehenden und neuen Simulationsprogrammen sein. Probleme solcher gekoppelten Simulationen liegen z. B. im zusätzlichen Kommunikationsaufwand und der Synchronisation, welche die Ausführungszeit oft deutlich erhöhen. Die hier präsentierte Mixed-Language-Co-Simulation in Form einer Thread-Implementierung und einer weiteren Modifikation der SystemC-Bibliothek erweist sich aber als sehr effizient im Vergleich zu anderen Co-Simulationen. Eine wesentliche Herausforderung für Simulationsaufgaben besteht in ihren Ausführungen in einer akzeptablen Zeit. Es werden verschiedene Implementierungen der beschleunigten Simulation präsentiert. Dabei kommen unterschiedliche Ebenen der Parallelisierung zur Verwendung und zur Untersuchung in Bezug auf ihre Performance. Eine Kombination verschiedener Methoden führt zu einer zusätzlichen Verbesserung. Mit dieser Arbeit wird gezeigt, dass die Simulation von Fehlern in Hardware mit SystemC praktikabel und sinnvoll ist. Anhand von Simulationen und Bewertungen an Beispielschaltungen wird dies unterstrichen. N2 - Electronic systems can be found in many areas of the everyday life. These systems increase in their complexity and performance. Thereby, the design process gets new challenges. For example, these challenges are solved by the usage of SystemC. SystemC is a C++ language class library which allows the modeling of hardware behaviour in a programming language for software. A hardware description language was necessary to model such cases in the past. The simulation of faults has two operation areas. At first, there is the fault simulation for the validation of test patterns for fabrication faults. At second, there is the simulated fault injection that investigates the occurrences of faults in operation. Different aspects and strategies of the simulation of faults in digital circuits are shown in a methodical way in this thesis. Advantages with the usage of SystemC are an integrative design description in a continuous design flow and the possibility of a faster execution, for example. An unavoidable condition is a suitable modeling for the simulation of the hardware. Beyond the view at the register-transfer level and the gate level, there is introduced a new modeling in SystemC at the switch level. The advantage of this is a better accuracy for the simulation of faults with an acceptable loss in speed. Beside the classical stuck-at fault model there were additional fault models implemented. These models get to a more realistic behaviour of defects and disturbances. The fault injections take place in different manners within the hardware descriptions. Beside the strategies which are known from other hardware description languages there are furthers techniques depicted for the SystemC methodology. Special properties of the C++ language and the SystemC kernel are used for theses new methods. The result of these techniques is a modified SystemC library which leads to an efficient fault injection. It arises often the problem of transferring existing know-how with the implementation of new design tools. An alternative is the coupling of the existing and the new simulation programs. But such approaches have often the problem that the additional effort for the communication and the synchronization is very high. This leads to much longer simulation times. The presented approach here is a thread implementation with a modified SystemC library. This approach is more efficient in comparison to other co-simulations. Another important challenge of simulation tasks are the executing in an acceptable time. Different ways of accelerated simulations are shown. In general, they use several layers of parallelism and are investigated regarding to their efficiency. A miscellaneous combination of the methods brings further improvements. In this thesis is shown that the simulation of faults which occur in hardware is feasible and it is efficient. It is underlined by the simulations of several examples. KW - Digitalschaltung KW - SystemC KW - Fehlererkennung KW - Fehlerbehandlung KW - Fehlersimulation KW - SystemC KW - Fehlersimulation KW - Fehlerinjektion KW - SystemC KW - Simulation KW - Fault injection Y1 - 2007 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-4063 ER - TY - THES A1 - Koal, Tobias T1 - Effiziente Auswahl redundanter Komponenten für Prozessoren zur Kompensation permanenter Fehler T1 - Efficient redundancy selection for processor components to compensate permanent faults N2 - Die stetige Skalierung von Fertigungstechnologien sorgte für einen rasanten Anstieg der Komplexität und damit auch der Verarbeitungsleistung von integrierten Schaltungen. Dies führte auch zu höheren Anforderungen an die Entwurfs- und Produktionsprozesse für diese Systeme. Zusätzlich dazu steigern Strukturen im Nanometerbereich die Anfälligkeit gegenüber physikalischen Effekten, welche sich in temporären und zunehmend auch dauerhaften Störungen der Funktionalität äußern können. Der Einsatz von Fehlertoleranz ist für diese komplexen Systeme nicht wegzudenken und wird für zukünftige anfälligere Fertigungstechnologien noch relevanter. In dieser Arbeit wird eine skalierbare Architektur zur Kompensation dauerhafter Störungen für beliebige Prozessorkomponenten vorgestellt. Der Einsatz dieser Architektur ist unabhängig von der Fehlerursache und kann sowohl direkt nach der Produktion als auch während des Einsatzes im Zielsystem genutzt werden. Durch die Verwendung dieser Architektur, auf aktiver Hardware-Redundanz basierend, ist eine Steigerung der Zuverlässigkeit, der Lebensdauer aber auch der Produktionsausbeute bei gleichbleibender Funktionalität möglich. Mit der Modellierung in dieser Arbeit wird die Effizienz der vorgestellten Architektur, unter Berücksichtigung der zusätzlichen Hardware für Redundanz und der notwendigen administrativen Komponenten, ermittelt und ermöglicht damit einen zielgerichteten Auswahlprozess für Prozessorkomponenten und die Menge ihrer Redundanz. Somit wird die optimale Redundanz für ein gegebenes System und ein zu erreichendes Ziel bereits im Entwurfsprozess bestimmtund kann damit frühzeitig bei der Umsetzung berücksichtigt werden. Neben der Beschreibung des Aufbaus der Architektur und ihrer Funktionsweise zeigt diese Arbeit wie sich eine Integration in bestehende Entwurfsprozesse mit gängigen Methoden und Werkzeugen realisieren lässt. Zusätzlich dazu wird die Systemmodellierung zur Realisierung des zielgerichteten Auswahlprozesses beschrieben. Anhand eines Anwendungsbeispiels wird die Möglichkeit der Umsetzung aufgezeigt und die daraus resultierenden Ergebnisse diskutiert. N2 - Steadily downscaling of production technologies led to a rapid increase in complexity and computing power of integrated circuits. This development raises also the requirements of design- and production processes of those systems. Structures in the nanometer regime enhance the susceptibility against physical effects, which can cause temporal and evermore also permanent faults. The usage of fault tolerance became essential for those complex systems and will be even more crucial in future technologies. This thesis presents a scalable hardware architecture for permanent fault compensation in arbitrary processor components. The utilization of this architecture is independent to the fault cause and is therefore suitable for fault compensation after production as well as in the field. Through the application of this architecture, based on active hardware redundancy, a gain in reliability, mean-lifetime and production yield is possible, while functionality is not degraded. System modeling in this thesis enables efficiency calculations for the presented architecture considering the additional hardware for redundancy and their administrative components. Therefore an efficient selection process for processor components and their amount of redundancy is possible. Consequently, the optimal amount of redundancy for a preexisting system and an objective to achieve can be calculated and is furthermore available early in the design process. Towards describing structure as well as functionality of the architecture this thesis show that the integration in existing design processes with usual methods and tools is possible. The used system modeling, which realizes the redundancy selection process, is described as well. Finally, an application example is used to exhibit the practicability of the presented approach. The resulting efficiency and the required costs of this approach for the chosen example are discussed, too. KW - Zuverlässigkeit KW - Lebensdauer KW - Integrierte Schaltungen KW - Eingebaute Selbstreparatur KW - Redundanz KW - Reliability KW - Lifetime KW - Integrated circuits KW - Built-in self-repair KW - Redundancy KW - Integrierte Schaltung KW - Zuverlässigkeit KW - Fehlertoleranz KW - Fehleranalyse Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-30687 ER - TY - THES A1 - Gleichner, Christian T1 - Diagnostischer Test eingebetteter Systeme im Automobil über serielle Standardschnittstellen T1 - Diagnostic test of embedded systems in automobiles via serial standard interfaces N2 - Im Automobilbereich nimmt die Komplexität eingebetteter Systeme mit steigenden Ansprüchen bezüglich Qualität und Sicherheit, aber auch aus ökologischen und ökonomischen Aspekten stetig zu. Zum einen wird dies erreicht durch die Anzahl der Steuergeräte und Sensoren und deren Vernetzung, zum anderen durch den rasanten technologischen Fortschritt in der Halbleiterindustrie. Durch die hohe Integrationsdichte und die dadurch erhöhte Sensibilisierung gegenüber potentieller Fehlerquellen während des Produktionsprozesses lassen sich bei der Halbleiterfertigung defekte Chips oder solche mit erhöhter Fehleranfälligkeit nicht vermeiden. Somit werden Ausbeute und Lebensdauer hochintegrierter Schaltungen (IC) reduziert. Da diese vermehrt Einzug in die Automobilindustrie halten, ist es wichtig, einen hohen Qualitätsstandard und, gerade in eingebetteten Prozessoren für sicherheitskritische Anwendungen, eine hohe Fehler- und Ausfallresistenz zu gewährleisten. In einem solch komplexen elektronischen System wäre es daher wünschenswert einen Fehler möglichst frühzeitig zu erkennen, bevor er zu einer Störung essentieller Funktionen führt. Kommt es zum Teil- oder gar Systemausfall, so ist es darüber hinaus von groÿer Bedeutung, einen einmal festgestellten Fehler im Nachhinein in der Werkstatt oder als Rückläufer beim Hersteller schnell und eindeutig reproduzieren und diagnostizieren zu können. Die Ursache eines gemeldeten Fehlers in der Fahrzeugelektronik ist aber häufig nicht einwandfrei feststellbar. So besteht im Fehlerfall nur die Möglichkeit, Systemkomponenten anhand der Fehlerbeschreibung auf Verdacht auszutauschen. Eine nachträgliche Fehleranalyse durch den Halbleiterhersteller erfordert hohen Aufwand, da der IC unter anderem erst von der Platine gelöst werden muss. Im Produktionstest beim Halbleiterhersteller werden hochauflösende strukturorientierte Verfahren angewandt, um fehlerhafte Chips zu identifizieren und auszusortieren. Hierzu werden in den IC eingebrachte Teststrukturen mit separaten Zugangskanälen genutzt, um eine hohe Fehlerüberdeckung in kurzer Testzeit zu garantieren. Der Testzugang zu dieser Produktionstestlogik steht nach dem Packaging und somit nach dem Aufbringen auf die Steuergeräteplatine nicht mehr zu Verfügung. Die vorliegende Dissertation präsentiert ein Konzept, das einen für die Diagnose eingebetteter Systeme erforderlichen strukturorientierten Test unter Verwendung der schaltungsinternen Produktionstestlogik und serieller Standardschnittstellen realisiert. Somit wird ein Test eines Automotive-ICs mit hoher diagnostischer Auflösung über eine vorhandene Steuergeräteschnittstelle im Zielsystem (Kraftfahrzeug) ohne Demontage des Steuergerätes und der ICs verfügbar gemacht. Der Testzugang setzt dabei die maximale über die genutzte Standardschnittstelle realisierbare Datenrate um. Dem Steuergerätehersteller kann dadurch ein erweiterter Produktionstest bereitgestellt werden, der weit über den Leiterplattentest hinaus eine nachweisbare hohe Prüfschärfe bietet. Kann die Störung einer Systemfunktionalität durch die Diagnosemöglichkeit bereits im Feld, das heißt, während eines Werkstattaufenthalts, eindeutig auf einen fehlerhaften IC zurückgeführt werden, lassen sich wiederholte Fehlersuchen und teure Reparaturen vermeiden. Der Halbleiterhersteller kann zudem die aus der Diagnose eines defekten ICs gewonnenen Informationen nutzen, um während des Fertigungsprozesses und des Fertigungstests entsprechende Maßnahmen zu ergreifen, mit denen die Chipqualität verbessert werden kann. Neben dem Testzugang umfasst das entworfene Konzept auch einen integrierten Selbsttest, der strukturelle Fehler des ICs bereits vor einer möglichen Auswirkung auf die Funktionalität des Systems identifizieren kann und somit die Systemzuverlässigkeit erhöht. N2 - In the automotive industry the complexity of embedded systems increases due to growing demands on quality and safety, but also for economic and environmental reasons. This is achieved by a high amount of electronic control units (ECU), exploiting the rapid advancements of the semiconductor industry. The high level of integration and the increased vulnerability against defects during the semiconductor manufacturing process lead to a higher rate of defective or error-prone chips. This reduces the yield and lifetime of highly integrated circuits (IC). As ICs from advanced nanotechnologies are increasingly being included into automobiles, it is important to maintain a high quality standard and to ensure a high resistance to faults and failures, especially in safety-critical applications. In such a complex electronic system it would be desirable to detect a fault before it leads to an error or a system failure. In the case of a partial or system failure, it would be very advantageous to have the capability to reproduce and diagnose an identified fault. However, experience has shown that often the actual causes behind errors reported by automotive electronics cannot be identified exactly. This means that in the presence of an error, the repair process relies on replacing various system components until the problem is resolved. In case of malfunction of a control unit, the fault can sometimes be traced back to the responsible faulty IC, but there is no possibility for a precise diagnosis. This complicates the fault analysis done by the semiconductor manufacturer. The subsequent diagnosis of a defective part is associated with great expense and effort, because it may be necessary to remove it from the circuit board. During production test the semiconductor manufacturer uses fine-grained structure-oriented procedures to identify and discard defective ICs. For this purpose, special test structures are integrated into the chips, which can be accessed through separate test channels, to achieve high fault coverage in short times. After packaging and placing the IC on the printed circuit board, the access to this production test logic is no longer available. This thesis presents a concept, which implements a structure-oriented test for the diagnosis of embedded systems using the on-chip production test logic in an innovative combination with serial standard-interfaces. Hence, a test of automotive ICs with high diagnostic resolution can be accessed via the interface of an ECU, even in the post-production phase without disassembling the ECU and the ICs. The test access allows the highest data rate according to the interface used. With this test access, the ECU manufacturer is able to implement an extended production test with a provable high testing accuracy, which goes far beyond the printed circuit board test. If an error in the system functionality can be traced back to a defective IC due to the improved diagnostic capability, repair and service cost can be greatly reduced. Moreover, the semiconductor manufacturer can use the collected diagnostic information to take adequate measures during chip production and production test to improve the chip quality. Beside the test access for error diagnosis, the developed concept also includes a built-in self-test, favourably to be used as system start-up, which can identify a fault in the IC's structure before it affects the system functionality, and therefore increases system reliability. KW - Scan-Test KW - Testschnittstelle KW - Built-In Self-Test KW - USB KW - FlexRay KW - Kraftwagen KW - Eingebettetes System KW - Kontrollfluss KW - USB KW - Datenfluss Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33626 ER - TY - THES A1 - Scheit, Daniel T1 - Fault-tolerant integrated interconnections based on built-in self-repair and codes T1 - Fehlertolerante integrierte Verbindungen basierend auf Selbstreparatur und Codes N2 - The reliability of interconnects on integrated circuits (IC) has become a major problem in recent years because of the rise of complexity, the low-k-insulating material with reduced stability, and wear-out-effects from high current densities. The total reliability of a system on a chip is increasingly influenced by the reliability of the interconnections, which is caused by increased communication from the elevated number of integrated functional units. In recent years, studies have predicted that static faults will occur more often decreasing the reliability and the mean time to failure. The most published solutions aim to prevent dynamic faults and to correct transient faults. However, built-in self-repair (BISR) as a solution for static faults has not previously been discussed along with the other possible solutions. Theoretically, BISR can lead to higher reliability and lifetime. This is my motivation to implement BISR for integrated interconnects. Because BISR cannot repair transient and dynamic faults, I combine BISR with other approved solutions in this thesis. The results show that the combination leads to higher reliability and lifetime with less area and static power overhead compared to the existing solutions. N2 - Die Zuverlässigkeit von Verbindungen integrierter Schaltungen (ICs) hat in den vergangenen Jahren an Bedeutung zugenommen. Dies liegt an der steigenden Komplexität der Schaltungen, an der verfrühten Alterung durch hohe Stromdichten und neuen Materialien, die zwar die Übertragungseigenschaften verbessern, aber die Zuverlässigkeit verringern. Die Chip-Zuverlässigkeit wird zunehmenden durch die Zuverlässigkeit der Leitungen beeinflusst, während der Einfluss der Logik-Zuverlässigkeit abnimmt. Dies liegt vor allem am steigenden Kommunikationsbedarf durch die steigende Anzahl integrierter Einheiten. Publikationen der letzten Jahre zeigen, dass vor allem mit einem Anstieg permanenter Fehler zu rechnen ist, welche sowohl die Zuverlässigkeit als auch die Lebensdauer verringern. Dem steht entgegen, dass die Vielzahl der Publikationen für fehlertolerante Verbindungen vor allem Lösungen für dynamische und transiente Fehler präsentieren. Der Einsatz von Selbstreparatur wurde nicht im gleichen Umfang diskutiert. Dabei kann sie zu höheren Zuverlässigkeiten hinsichtlich statischer Fehler führen. Da sich Selbstreparatur nicht für transiente Fehler und nur teilweise für dynamische Fehler eignet, wird in dieser Arbeit gezeigt, wie sich Selbstreparatur und Codes kombinieren lassen. Die Ergebnisse zeigen, dass die Kombinationen zu höheren Zuverlässigkeiten bei geringerem Schaltungsaufwand im Vergleich zu bestehenden Lösungen führen. KW - Fehlertoleranz KW - Integrierte Schaltung KW - Zuverlässigkeit KW - Fehlerkorrekturcode KW - Selbstreparatur KW - Fehlerkorrektur-Codes KW - Integrierte Verbindungen KW - Built-in self-repair KW - Error correction code KW - Integrated interconnection Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22679 ER - TY - THES A1 - Schölzel, Mario T1 - Self-testing and self-repairing embedded processors: techniques for statically scheduled superscalar architectures N2 - This thesis introduces a comprehensive approach for making a particular class of embedded processors self-testing and self-repairing, such that a limited amount of permanent hardware faults that occur during the lifetime of these processors in the field will not prohibit the functional behavior of the user application running on the processor. The presented concepts all use redundant hardware, but the techniques used for administrating the hardware-redundancy range from hardware-based methods over hybrid methods to pure software-based methods, whereby the focus is on the latter ones. The proposed methods will be demonstrated by using a processor that is well designed for diagnostic self-test and self-repair purposes. This will also highlight some architectural properties of such a processor, which are beneficial for performing a software-based self-test and self-repair process. Chapter 1 is an introduction to the field of dependable systems and fault tolerance. Fundamental terms and notations, which are used throughout this thesis for classification and evaluation, are provided. The used processor model – the VARP processor – is introduced in chapter 2 together with a hardware-based self-repair scheme for that processor. The results are used as reference values for evaluating the software-based methods. Chapter 3 introduces the fundamental concept of the software-based self-repair. In chapter 4 hybrid methods are derived by combining software-based and hardware-based methods, highlighting the synergy effects of the combination. Finally, in chapter 5, a diagnostic and adaptive software-based self-test scheme is introduced. This self-test scheme provides the diagnostic capability that is needed in the field for identifying defect components in the VARP processor and completes the comprehensive software-based self-test and self-repair approach. KW - Fault Tolerance KW - Fehlertoleranz KW - Self-Test KW - Self-Repair KW - Diagnosis KW - VLIW KW - Selbsttest KW - Selbstreparatur KW - Diagnose KW - VLIW Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-31265 ER -