TY - THES A1 - Müller, Sebastian T1 - Software-basierte Rekonfiguration in statisch geplanten Mehrkernsystemen zur Behandlung permanenter Fehler T1 - Software-Based Self-Repair of Statically Scheduled Multi-Core Systems for Handling Permanent Faults N2 - In zukünftigen eingebetteten Systemen ist bei zunehmender Integrationsdichte mit einer abnehmenden Zuverlässigkeit zu rechnen. Insbesondere lang laufende Systeme werden mit fortschreitender Zeit Alterungserscheinungen aufweisen, die sich durch den permanenten Ausfall einzelner Komponenten bemerkbar machen. Um die Funktionstüchtigkeit solcher Systeme auch für einen langen Zeitraum zu gewährleisten, sind Funktionen erforderlich, die die Erkennung, Lokalisierung und Behandlung solcher permanenter Fehler erlauben. Diese Funktionen sind dabei in das System zu integrieren. Es existieren dafür bereits verschiedene Ansätze auf unterschiedlichen Systemebenen. Das Spektrum solcher Ansätze reicht von einer Reparatur auf Transistorebene über die Reparatur einzelner Komponenten, die aus einigen dutzend bis einigen tausend Transistoren bestehen, bis hin zu Reparaturansätzen, die komplette Prozessorkerne in einem System ersetzen. Jeder Ansatz hat dabei seine spezifischen Vor- und Nachteile. Das betrifft insbesondere den Aufwand zur Administration der Reparatur sowie die Anwendbarkeit auf beliebige Hardwarestrukturen. Bisher wurden die Reparaturmethoden isoliert entwickelt. In Systemen mit zunehmender Komplexität wird jedoch ein hierarchischer Ansatz benötigt, der die existierenden Techniken ebenenübergreifend verbindet. Dadurch kann eine Zerlegung des Systems in verschiedene Gruppen vorgenommen werden, wobei für jede Gruppe eine spezifische Reparaturmethodik besonders geeignet ist. Es entsteht dadurch ein teils hierarchisch organisierter Reparaturansatz, der unterschiedliche Reparaturtechniken miteinander kombiniert. Es werden für das hierarchische Verfahren insbesondere software-basierte Reparaturansätze betrachtet, da diese nur einen geringen Administrationsaufwand in Hardware erfordern. Die Nutzung fehlerhafter Komponenten im Prozessor wird dabei durch die Anpassung des ausgeführten Programms an die aktuelle Fehlersituation vermieden. Diese Anpassung kann beispielsweise auf Systemebene, durch Verlagerung eines Programms von einem Prozessorkern auf einen anderen Kern oder auf der Ebene von Prozessorkernen, wobei die Benutzung einzelner Komponenten eines Kerns vermieden wird, erfolgen. Diese Anpassungen lassen sich durch Techniken, wie sie im Backend eines Compilers eingesetzt werden, bewerkstelligen. Die Reparatur auf den verschiedenen Ebenen erfordert dabei unterschiedlich mächtige Backends. Das reicht von einem Backend, das nur eine Ablaufplanung ändert, über ein Backend, das darüber hinaus noch die Registervergabe anpasst, bis hin zu einem Backend, das den Programmcode zweier Prozessorkerne vertauscht und an den jeweiligen Kern anpasst. Die Ausführung der software-basierten Reparatur soll dabei möglichst durch den fehlerhaften Kern selbst ausgeführt werden. In schwerwiegenden Fällen erfolgt eine administrierte Reparatur auf der Systemebene durch einen zur Reparaturzeit bestimmten Prozessorkern des Systems. Der Aufwand für entsprechende Backends sowie deren Möglichkeit zur Fehlerbehandlung werden in dieser Arbeit untersucht. N2 - Due to the shrinking feature-size of integrated circuits a lower reliability is predicted for embedded systems. The higher stress density in those circuits leads to wear-out effects, which result in a permanent fault of processor components. In order to ensure a certain quality of service for long-term systems, techniques for fault detection, localization and error handling have to be integrated into a system. Several approaches are already known for different hierarchical levels of a system. Those approaches can replace hardware structure with a size from hundred to thousands of transistors or can even exchange entire processor cores with spare-cores. Every approach has its own advantage and draw-back. The key issues are the overhead for administrating a repair and the applicability for any hardware structure of a processor. Due to the increasing complexity of modern embedded systems a hierarchical approach is required, which combines the existing techniques in one approach. This offers the possibility to separate a system into different levels. A dedicated repair method is assigned to every level of a system. This results in a hierarchical organized repair approach that combines various fault-tolerant repair methods. The developed hierarchical repair approach uses only software-based repair techniques, because the required hardware overhead for administrating a software-based repair is negligible. A permanent fault is handled by reconfiguring the application of a system in such a way that the executed tasks never use a faulty component. The reconfiguration at the core-level avoids e.g. the use of a faulty register whereas at the system-level a task is moved from a processor core to a different one. The software-based repair approach can be achieved with techniques, which are used in the back-end of a compiler. A varying set of back-ends is required for the different levels of a system. A first simple back-end adapts the scheduling of a basic block, whereas a second back-end can change the usage of registers. At the system-level a back-end is required, which adapts the program code of one core to the architecture of another core. The hierarchical repair approach is organized in such a way that a faulty core executes the software-based repair as a self-repair. In case that the self-repair fails, the repair is repeated at the system-level by an arbitrary core of the system. The thesis investigates the overhead of the software-based self-repair and the improvement of the average life-time of different fault-tolerant system configurations. KW - Zuverlässigkeit KW - Fehlertoleranz KW - Mehrkernsystem KW - Software-basierte Rekonfiguration KW - Fault-Tolerance KW - Multicore System KW - Software-based Self-Repair KW - Dependability KW - Eingebettetes System KW - Fehlertoleranz KW - Rekonfiguration Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34916 ER - TY - THES A1 - Ulbricht, Markus T1 - Systematische Lebensdauer-Optimierung für hochintegrierte Systeme auf der Basis von Nano-Strukturen durch Stress-Optimierung und Selbstreparatur T1 - Systematic lifetime optimization of highly integrated systems based on nano structures by means of stress optimization and self repair N2 - Die Skalierung von Bauelementen der Mikroelektronik bis hin zu atomaren Dimensionen hat einen zunehmenden negativen Einfluss auf deren Zuverlässigkeit und mittlere Lebensdauer. Durch uneinheitliches Skalieren der räumlichen Ausdehnung im Vergleich zur Versorgungsspannung steigen die internen Energiedichten und damit die Temperatur. Diese trägt wesentlich zur Verstärkung gewisser Fehlereffekte bei. Maßnahmen wie Selbstreparatur und Entstressen können dieser Entwicklung entgegenwirken, wobei Kombinationen solcher Ansätze noch bessere Ergebnisse versprechen. Ziel der vorliegenden Dissertationsschrift ist es, eine dieser Kombinationen auf ihre Kosten und Nutzen zu untersuchen. Damit kann am Ende die Aussage getroffen werden, ob die Activity Migration eine gewinnbringende Ergänzung in einem zur Selbstreparatur genutzten M aus N System darstellt oder nicht. Um dieses Ziel zu erreichen, werden zuerst fünf verschiedene Implementierungen des Ansatzes in einem VLIW Prozessor erstellt. Anschließend findet die Simulation der Implementierungen in verschiedenen Strukturgrößen, in Bezug auf ihr Temperaturverhalten statt. Über entsprechende Modellierungen wird daraufhin die Zuverlässigkeit und mittlere Lebensdauer der Originalsysteme, Systeme mit reinem M aus N System und den Systemen mit integrierter Activity Migration in Abhängigkeit von Temperatur und Fläche ermittelt. Die erzeugten Ergebnisse belegen, dass das Hinzufügen der Activity Migration bei den untersuchten Prozessormodellen, mit starker thermischer Kopplung zwischen Funktions- und Ersatzbaugruppen, warmer Redundanz, Rekonfiguration im laufenden Betrieb und den gegebenen Formeln zur Berechnung der Fehlerraten verschiedener Fehlermodelle, keinen nennenswerten Gewinn an Lebensdauer erbringt, da das reine M aus N System bereits zu einer deutlichen Lebensdauersteigerung führt. N2 - The continued scaling of microelectronic elements down to atomic dimensions has a growing negative influence on their reliability and lifetime. By scaling the spatial dimensions faster than the supply voltage, internal power densities rise and with that the temperature. This substantially accelerates certain fault effects. Countermeasures such as self repair and destressing are able to slow down this development, whereby a combination of these approaches promises even better results. The aim of this thesis is to examine one of these approaches to expose its costs and benefits. By the end of this research, it is possible to decide, whether the Activity Migration is a beneficial supplement to an existing k out of n system, used for self repair, or not. To achieve this goal, five different versions of the approach are implemented in a VLIW processor. Afterwards, those implementations are simulated in different feature sizes to determine their properties, regarding the temperature. In the next part, the reliability and mean time to failure of the original systems, of the systems with pure k out of n system and of the systems with integrated activity migration are calculated in relation to the temperature and area, using adequate models. The generated results show that adding activity migration to an existing k out of n system with strong thermal coupling between the active and passive components, warm redundancy, online reconfiguration and the given formulas for the calculation of failure rates under certain fault effects, brings no gain in lifetime worth mentioning, since the pure k out of n system by itself already leads to a significant increase in expected lifetime. KW - Temperaturmanagement KW - Thermal management KW - Selbstreparatur KW - M aus N System KW - Zuverlässigkeit KW - Mittlere Lebensdauer KW - Self repair KW - k out of n system KW - Reliability KW - Mean time to failure KW - Elektronisches Bauelement KW - Lebensdauer KW - Zuverlässigkeit Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-31220 ER - TY - THES A1 - Koal, Tobias T1 - Effiziente Auswahl redundanter Komponenten für Prozessoren zur Kompensation permanenter Fehler T1 - Efficient redundancy selection for processor components to compensate permanent faults N2 - Die stetige Skalierung von Fertigungstechnologien sorgte für einen rasanten Anstieg der Komplexität und damit auch der Verarbeitungsleistung von integrierten Schaltungen. Dies führte auch zu höheren Anforderungen an die Entwurfs- und Produktionsprozesse für diese Systeme. Zusätzlich dazu steigern Strukturen im Nanometerbereich die Anfälligkeit gegenüber physikalischen Effekten, welche sich in temporären und zunehmend auch dauerhaften Störungen der Funktionalität äußern können. Der Einsatz von Fehlertoleranz ist für diese komplexen Systeme nicht wegzudenken und wird für zukünftige anfälligere Fertigungstechnologien noch relevanter. In dieser Arbeit wird eine skalierbare Architektur zur Kompensation dauerhafter Störungen für beliebige Prozessorkomponenten vorgestellt. Der Einsatz dieser Architektur ist unabhängig von der Fehlerursache und kann sowohl direkt nach der Produktion als auch während des Einsatzes im Zielsystem genutzt werden. Durch die Verwendung dieser Architektur, auf aktiver Hardware-Redundanz basierend, ist eine Steigerung der Zuverlässigkeit, der Lebensdauer aber auch der Produktionsausbeute bei gleichbleibender Funktionalität möglich. Mit der Modellierung in dieser Arbeit wird die Effizienz der vorgestellten Architektur, unter Berücksichtigung der zusätzlichen Hardware für Redundanz und der notwendigen administrativen Komponenten, ermittelt und ermöglicht damit einen zielgerichteten Auswahlprozess für Prozessorkomponenten und die Menge ihrer Redundanz. Somit wird die optimale Redundanz für ein gegebenes System und ein zu erreichendes Ziel bereits im Entwurfsprozess bestimmtund kann damit frühzeitig bei der Umsetzung berücksichtigt werden. Neben der Beschreibung des Aufbaus der Architektur und ihrer Funktionsweise zeigt diese Arbeit wie sich eine Integration in bestehende Entwurfsprozesse mit gängigen Methoden und Werkzeugen realisieren lässt. Zusätzlich dazu wird die Systemmodellierung zur Realisierung des zielgerichteten Auswahlprozesses beschrieben. Anhand eines Anwendungsbeispiels wird die Möglichkeit der Umsetzung aufgezeigt und die daraus resultierenden Ergebnisse diskutiert. N2 - Steadily downscaling of production technologies led to a rapid increase in complexity and computing power of integrated circuits. This development raises also the requirements of design- and production processes of those systems. Structures in the nanometer regime enhance the susceptibility against physical effects, which can cause temporal and evermore also permanent faults. The usage of fault tolerance became essential for those complex systems and will be even more crucial in future technologies. This thesis presents a scalable hardware architecture for permanent fault compensation in arbitrary processor components. The utilization of this architecture is independent to the fault cause and is therefore suitable for fault compensation after production as well as in the field. Through the application of this architecture, based on active hardware redundancy, a gain in reliability, mean-lifetime and production yield is possible, while functionality is not degraded. System modeling in this thesis enables efficiency calculations for the presented architecture considering the additional hardware for redundancy and their administrative components. Therefore an efficient selection process for processor components and their amount of redundancy is possible. Consequently, the optimal amount of redundancy for a preexisting system and an objective to achieve can be calculated and is furthermore available early in the design process. Towards describing structure as well as functionality of the architecture this thesis show that the integration in existing design processes with usual methods and tools is possible. The used system modeling, which realizes the redundancy selection process, is described as well. Finally, an application example is used to exhibit the practicability of the presented approach. The resulting efficiency and the required costs of this approach for the chosen example are discussed, too. KW - Zuverlässigkeit KW - Lebensdauer KW - Integrierte Schaltungen KW - Eingebaute Selbstreparatur KW - Redundanz KW - Reliability KW - Lifetime KW - Integrated circuits KW - Built-in self-repair KW - Redundancy KW - Integrierte Schaltung KW - Zuverlässigkeit KW - Fehlertoleranz KW - Fehleranalyse Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-30687 ER - TY - THES A1 - Gleichner, Christian T1 - Diagnostischer Test eingebetteter Systeme im Automobil über serielle Standardschnittstellen T1 - Diagnostic test of embedded systems in automobiles via serial standard interfaces N2 - Im Automobilbereich nimmt die Komplexität eingebetteter Systeme mit steigenden Ansprüchen bezüglich Qualität und Sicherheit, aber auch aus ökologischen und ökonomischen Aspekten stetig zu. Zum einen wird dies erreicht durch die Anzahl der Steuergeräte und Sensoren und deren Vernetzung, zum anderen durch den rasanten technologischen Fortschritt in der Halbleiterindustrie. Durch die hohe Integrationsdichte und die dadurch erhöhte Sensibilisierung gegenüber potentieller Fehlerquellen während des Produktionsprozesses lassen sich bei der Halbleiterfertigung defekte Chips oder solche mit erhöhter Fehleranfälligkeit nicht vermeiden. Somit werden Ausbeute und Lebensdauer hochintegrierter Schaltungen (IC) reduziert. Da diese vermehrt Einzug in die Automobilindustrie halten, ist es wichtig, einen hohen Qualitätsstandard und, gerade in eingebetteten Prozessoren für sicherheitskritische Anwendungen, eine hohe Fehler- und Ausfallresistenz zu gewährleisten. In einem solch komplexen elektronischen System wäre es daher wünschenswert einen Fehler möglichst frühzeitig zu erkennen, bevor er zu einer Störung essentieller Funktionen führt. Kommt es zum Teil- oder gar Systemausfall, so ist es darüber hinaus von groÿer Bedeutung, einen einmal festgestellten Fehler im Nachhinein in der Werkstatt oder als Rückläufer beim Hersteller schnell und eindeutig reproduzieren und diagnostizieren zu können. Die Ursache eines gemeldeten Fehlers in der Fahrzeugelektronik ist aber häufig nicht einwandfrei feststellbar. So besteht im Fehlerfall nur die Möglichkeit, Systemkomponenten anhand der Fehlerbeschreibung auf Verdacht auszutauschen. Eine nachträgliche Fehleranalyse durch den Halbleiterhersteller erfordert hohen Aufwand, da der IC unter anderem erst von der Platine gelöst werden muss. Im Produktionstest beim Halbleiterhersteller werden hochauflösende strukturorientierte Verfahren angewandt, um fehlerhafte Chips zu identifizieren und auszusortieren. Hierzu werden in den IC eingebrachte Teststrukturen mit separaten Zugangskanälen genutzt, um eine hohe Fehlerüberdeckung in kurzer Testzeit zu garantieren. Der Testzugang zu dieser Produktionstestlogik steht nach dem Packaging und somit nach dem Aufbringen auf die Steuergeräteplatine nicht mehr zu Verfügung. Die vorliegende Dissertation präsentiert ein Konzept, das einen für die Diagnose eingebetteter Systeme erforderlichen strukturorientierten Test unter Verwendung der schaltungsinternen Produktionstestlogik und serieller Standardschnittstellen realisiert. Somit wird ein Test eines Automotive-ICs mit hoher diagnostischer Auflösung über eine vorhandene Steuergeräteschnittstelle im Zielsystem (Kraftfahrzeug) ohne Demontage des Steuergerätes und der ICs verfügbar gemacht. Der Testzugang setzt dabei die maximale über die genutzte Standardschnittstelle realisierbare Datenrate um. Dem Steuergerätehersteller kann dadurch ein erweiterter Produktionstest bereitgestellt werden, der weit über den Leiterplattentest hinaus eine nachweisbare hohe Prüfschärfe bietet. Kann die Störung einer Systemfunktionalität durch die Diagnosemöglichkeit bereits im Feld, das heißt, während eines Werkstattaufenthalts, eindeutig auf einen fehlerhaften IC zurückgeführt werden, lassen sich wiederholte Fehlersuchen und teure Reparaturen vermeiden. Der Halbleiterhersteller kann zudem die aus der Diagnose eines defekten ICs gewonnenen Informationen nutzen, um während des Fertigungsprozesses und des Fertigungstests entsprechende Maßnahmen zu ergreifen, mit denen die Chipqualität verbessert werden kann. Neben dem Testzugang umfasst das entworfene Konzept auch einen integrierten Selbsttest, der strukturelle Fehler des ICs bereits vor einer möglichen Auswirkung auf die Funktionalität des Systems identifizieren kann und somit die Systemzuverlässigkeit erhöht. N2 - In the automotive industry the complexity of embedded systems increases due to growing demands on quality and safety, but also for economic and environmental reasons. This is achieved by a high amount of electronic control units (ECU), exploiting the rapid advancements of the semiconductor industry. The high level of integration and the increased vulnerability against defects during the semiconductor manufacturing process lead to a higher rate of defective or error-prone chips. This reduces the yield and lifetime of highly integrated circuits (IC). As ICs from advanced nanotechnologies are increasingly being included into automobiles, it is important to maintain a high quality standard and to ensure a high resistance to faults and failures, especially in safety-critical applications. In such a complex electronic system it would be desirable to detect a fault before it leads to an error or a system failure. In the case of a partial or system failure, it would be very advantageous to have the capability to reproduce and diagnose an identified fault. However, experience has shown that often the actual causes behind errors reported by automotive electronics cannot be identified exactly. This means that in the presence of an error, the repair process relies on replacing various system components until the problem is resolved. In case of malfunction of a control unit, the fault can sometimes be traced back to the responsible faulty IC, but there is no possibility for a precise diagnosis. This complicates the fault analysis done by the semiconductor manufacturer. The subsequent diagnosis of a defective part is associated with great expense and effort, because it may be necessary to remove it from the circuit board. During production test the semiconductor manufacturer uses fine-grained structure-oriented procedures to identify and discard defective ICs. For this purpose, special test structures are integrated into the chips, which can be accessed through separate test channels, to achieve high fault coverage in short times. After packaging and placing the IC on the printed circuit board, the access to this production test logic is no longer available. This thesis presents a concept, which implements a structure-oriented test for the diagnosis of embedded systems using the on-chip production test logic in an innovative combination with serial standard-interfaces. Hence, a test of automotive ICs with high diagnostic resolution can be accessed via the interface of an ECU, even in the post-production phase without disassembling the ECU and the ICs. The test access allows the highest data rate according to the interface used. With this test access, the ECU manufacturer is able to implement an extended production test with a provable high testing accuracy, which goes far beyond the printed circuit board test. If an error in the system functionality can be traced back to a defective IC due to the improved diagnostic capability, repair and service cost can be greatly reduced. Moreover, the semiconductor manufacturer can use the collected diagnostic information to take adequate measures during chip production and production test to improve the chip quality. Beside the test access for error diagnosis, the developed concept also includes a built-in self-test, favourably to be used as system start-up, which can identify a fault in the IC's structure before it affects the system functionality, and therefore increases system reliability. KW - Scan-Test KW - Testschnittstelle KW - Built-In Self-Test KW - USB KW - FlexRay KW - Kraftwagen KW - Eingebettetes System KW - Kontrollfluss KW - USB KW - Datenfluss Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33626 ER -