TY - THES A1 - Wang, Li T1 - Millimeter-wave Integrated Circuits in SiGe:C Technology T1 - Integrierte Millimeterwellenschaltungen in SiGe:C Technologie N2 - During the last decades the research and implementation of integrated circuits in W-band (Frequencies from 75 GHz to 111 GHz) or frequencies beyond were mainly dominated by GaAs technologies due to their high-performance devices. However, the low-cost requirement of commercial consumer products limits the application of GaAs technologies. Recently, the advents of 200 GHz fT SiGe:C technologies pave the way for realizing the millimeter-wave circuits with their lower cost and excellent performance. This work is focused on the design and implementation of circuits in IHP's low-cost SiGe:C technology at W-band and frequencies beyond. Different types of high-speed frequency dividers as benchmarking circuits are designed and measured to show the speed and power performance of the SiGe technology in this work. Furthermore, this work includes the design and implementation of 77 GHz/79 GHz automotive radar front-end circuits. The results are compared with the state-of-the-art to demonstrate the performance of the circuit and technology. The aim is to show the design techniques and the possibility of adopting IHP's low-cost SiGe:C technology to realize high performance circuits for high-speed applications such as future automotive radar system. N2 - Aufgrund der hochleistungsfähigen Bauelemente wurde in den letzten zehn Jahren die Implementierung von integrierten Schaltungen im W-Band (Frequenzen von 75 GHz bis 111 GHz) und auch bei darüber liegenden Frequenzen hauptsächlich von GaAs-Technologien dominiert. Jedoch begrenzt die Forderung nach niedrigen Kosten von Konsumgütern die Anwendung dieser GaAs Technologien. Vor kurzem zeigte das Aufkommen von 200 GHz SiGe:C Technologien den Weg zur Verwirklichung von Millimeterwellenschaltungen mit geringen Kosten und exzellenter Leistung. Diese Arbeit konzentriert sich auf die Entwicklung und Implementierung von Schaltungen in der kostengünstigen SiGe:C Technologie des IHP im W-Band und bei noch höheren Frequenzen. Unterschiedliche Typen von schnellen Frequenzteilern wurden entwickelt und gemessen, um die Leistungsfähigkeit der SiGe Technologie bezüglich Geschwindigkeit und Leistungsverbrauch nachzuweisen. Weiterhin beinhaltet die Arbeit das Design und die Implementierung von 77 GHz / 79 GHz Radar Frontend-Schaltungen. Die Ergebnisse werden verglichen mit dem neuesten Stand der Forschung, um die Leistungsfähigkeit der Schaltungen und der Technologie zu demonstrieren. Das Ziel ist es, Design-Techniken aufzuzeigen und es damit zu ermöglichen, die kostengünstige IHP-SiGe:C-Technologie für die Herstellung von sehr leistungsfähigen Schaltungen für Hochgeschwindigkeitsanwendungen wie zukünftige Auto-Radar-Systeme zu verwenden. KW - Integrierte Mikrowellenschaltung KW - Silicium KW - Germanium KW - MMiC KW - Integrierte Millimeterwellenschaltung KW - Millimeter-wave KW - IC KW - SiGe KW - HBT KW - W-band Y1 - 2008 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-5993 ER - TY - THES A1 - Borokhovych, Yevgen T1 - High-speed data capturing components for Super Resolution Maximum Length Binary Sequence UWB Radar T1 - Schnelle Komponenten des Datenerfassungsblocks für ein Super Resolution Maximum Length Binary Sequence UWB Radar-System N2 - Within framework of UKoLoS project the new Super Resolution Maximum Length Binary Sequence UWB Radar (M-sequence radar) was developed. The radar consists of an M-sequence generator, transmitter front-end, receiver front-end, data capturing device and data processing blocks, whose design responsibilities were carried out by four institutions. In this thesis the design and measurements of the data capturing device components is described. Logically the data capturing device can be divided into three parts; a capturing part, realized with the high-speed analog-to-digital converter, a predictor, realized with the high-speed digital-to-analog converter and a subtraction amplifier, which in this particular work is integrated into the receiver front-end. The main challenge of the work is to implement the A/D converter, which works at full speed of the radar. Despite the radar architecture allows capturing data with undersampling, it leads to waste of transmitted energy. Therefore the ADC has to capture reflected signal with the full system clock rate of 10 GHz and should have a full Nyquist 5 GHz effective resolution bandwidth. Implementation of the conventional 4-bit full flash ADC with specified bandwidth is not possible in the IHP SiGe BiCMOS technology because some critical blocks, namely the reference network, can not achieve 5 GHz effective resolution bandwidth. To overcome this problem a new configuration of the differential reference network is proposed. The new reference network has a segmented, free configurable architecture. As extreme case it can be realized as a full parallel network and in such configuration the maximal bandwidth can be achieved. The proposed network was implemented in the A/D converter and measured. The bandwidth of the ADC with new network is several times higher than the bandwidth of the conventional ADC,while keeping power dissipation the same. Further the proposed network has possibility to equalize the bandwidth in each output node and in that way optimize overall power dissipation. The other advantage is the possibility of electronic calibration of separate voltage shift in the network. The second component of the data capturing device is the D/A converter, which is required to have the accuracy which corresponds to full accuracy of the data capturing device, better than 0.2% in our case. Measurements showed that error due to mismatch of the components was 10 times higher than required. To meet the accuracy specification an external off-line calibration of the DAC was implemented. Using calibration the predictor errors less than 0.15% were achieved. N2 - Im Rahmen des UKoLoS Projektes ist ein neues “Super Resolution Maximum Length Binary Sequence UWB Radar“-System (M-sequence radar) entwickelt worden. Das System besteht aus einem M-sequence-Generator, einer Sende- und einer Empfangsstruktur, einem Datenerfassungs- und einem Datenverarbeitungsblock. Die einzelnen Komponenten sind von vier verschiedenen Projektpartnern entwickelt worden. In dieser Arbeit wird der Entwicklungsprozess des Datenerfassungsblocks sowie die zugehörigen Messergebnisse vorgestellt. Der logische Aufbau des Datenerfassungsblocks lässt sich in zwei Teile gliedern. Der erste Teil dient der Datenerfassung und ist als schneller Analog-Digital-Wandler ausgeführt. Der zweite Teil hat die Funktion des Prädiktors. Dieser besteht aus einem schnellen Digital-Analog-Wandler und einer subtrahierenden Verstärkungseinheit. Der Schwerpunkt dieser Arbeit liegt in der Implementierung eines Analog-Digital-Wandlers, der bei voller Taktfrequenz des Radar-Systems von 10 GHz arbeitet. Obwohl die Architektur des Radar-Systems eine Datenerfassung bei Unterabtastung erlaubt, führt dies zum partiellen Verlust der gesendeten Energie. Daher soll der Analog-Digital-Wandler der Datenerfassungseinheit bei einer Abtastrate arbeiten, die der Taktfrequenz des Radar-Systems entspricht. Die übliche Implementierung des Analog-Digital-Wandlers als 4-bit full flash ist technologiebedingt nicht realisierbar, da die spezifizierte Bandbreite von 5GHz für das Referenznetzwerk in der eingesetzten 0.25-μm SiGe BiCMOS Technologie nicht erreicht werden kann. Als Lösungsansatz wird eine neue Konfiguration für das differentielle Referenznetzwerk vorgeschlagen. Dieses Netzwerk weist eine segmentierte Architektur auf. Im Grenzfall kann es als voll paralleles Netzwerk implementiert werden. Die vorgeschlagene Topologie des Netzwerks wurde in dem Analog-Digital-Wandler des Datenerfassungsblocks angewendet. Die sich ergebende Bandbreite des so implementierten Analog-Digital-Wandlers ist bei gleichem Leistungsverbrauch höher als die Bandbreite eines Standard-Wandlers,. Das Schaltungsprinzip des eingesetzten Referenznetzwerks ermöglicht eine Angleichung der Bandbreite einzelner Segmente und somit die Optimierung des Leistungsverbrauchs. Ein weiterer Vorteil ist die Möglichkeit den Spannungsabfall für jedes Segment separat elektronisch Kalibrieren zu können. Der Digital-Analog-Wandler, der als Prädiktor zum Einsatz kommt, soll eine Genauigkeit haben, die der des gesamten Datenerfassungsblocks entspricht. In dem hier vorgestellten System bedeutet dies eine Abweichung von weniger als 0.2%. Die Messungen haben gezeigt, dass der Fehler um einen Faktor 10 höher ist als in den Spezifikationen gefordert wird. Um den Anforderungen gerecht zu werden, wurde eine externe Kalibrierung implementiert. Hierdurch konnte der Fehler auf 0.15% reduziert werden. KW - Analog-Digital-Umsetzer KW - Digital-Analog-Umsetzer KW - Analog-Digital-Wandler KW - Digital-Analog-Wandler KW - Folge-HalteVerstärker KW - M-Sequenz UWB-Radar KW - Analog-to-digital converter KW - Full flash KW - Track-and-hold amplifier KW - Reference network Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-24501 ER - TY - THES A1 - Sun, Yaoming T1 - Design of an integrated 60 GHz Transceiver Front-End in SiGe:C BiCMOS Technology T1 - Design eines integrierten 60 GHz Tansceiver Frontends in SiGe:C BiCMOS Technologie N2 - This thesis describes the complete design of a low cost 60 GHz front end in SiGe BiCMOS technology. It covers the topics of a system plan, designs of building blocks, designs of application boards and real environment tests. Different LNA and mixer topologies have been investigated and fabricated. Good agreements between measurements and simulations have been achieved by using the self-developed component models. A transceiver front end system is built based on these blocks. A heterodyne architecture with a 5 GHz IF is adopted because it is compatible with the standard IEEE 802.11a, which allows the reuse of some existing building blocks of the 5 GHz transceiver. The transceiver chips are assembled onto application boards and connected by bond-wires. Bond-wire inductances have been minimized by using a cavity and compensated by an on board structure. The front end has been tested by both QPSK and OFDM signals in an indoor environment. Clear constellations have been measured. This was the first silicon based 60 GHz demonstrator in Europe and the second in the world. N2 - Diese Arbeit beschreibt das komplette Design eines Low-Cost 60-GHz Frontends in SiGe-BiCMOS-Technologie. Sie beinhaltet die Themen Systemplanung, Design der Baugruppen, Design der Anwendungsplatinen und Tests in einer realen Umgebung. Verschiedene LNA- und Mischer-Topologien wurden untersucht und hergestellt. Gute Übereinstimmung zwischen den Messungen und Simulationen wurde durch die Verwendung selbst entwickelter Modelle für passive Komponenten erreicht. Basierend auf diesen Blöcken wurde ein Transceiver Frontend System gebaut. Eine heterodyne Architektur mit einer Zwischenfrequenz von 5 GHz wurde benutzt, weil sie kompatibel ist mit dem Standard IEEE 802.11a, was die Wiederverwendung einiger existierender Bausteine eines 5-GHz-Transceivers ermöglicht. Die Transceiver-Chips wurden auf Anwenderplatinen montiert und durch Bonddrähte verbunden. Die Bonddraht-Induktivitäten wurden durch die Verwendung eines Hohlraums auf des Platine minimiert und durch ein Anpassungsnetzwerk kompensiert. Das Frontend wurde sowohl mit QPSK- als auch OFDM-Signalen in einer In-Haus-Umgebung getestet. Eine fehlerfreie Datenübertragung konnte demonstriert werden. Dies war der erste Silizium-basierte 60-GHz-Demonstrator in Europa und der zweite in der Welt. KW - MMIC KW - Hochfrequenzschaltung KW - Transceiver KW - 60-GHz-Transceiver KW - MMIC KW - Integrierte Hochfrequenzschaltungen KW - Einchip-Lösung KW - Drahtlose Kommunikation KW - 60 GHz transceiver KW - MMIC KW - RFIC KW - Single chip solution KW - Wireless communication Y1 - 2009 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-11384 ER - TY - THES A1 - Piz, Maxim T1 - Wideband OFDM System for Indoor Communication at 60 GHz T1 - Ein Breitband-OFDM-System für lokale drahtlose Kommunikation im 60-GHz-Band N2 - The license-free 60 GHz band enables a new breed of wireless networks offering data rates in the range of one to a few Gigabit per second over short distances. This thesis investigates the performance of a 60 GHz system using coded OFDM modulation and directive antennas for the transmitter and receiver. The study includes the impact of the 60 GHz propagation channel, impairments of a frontend in Si-Ge technology and considerations with respect to an efficient implementation. A major part of the work consists in the specification of a physical layer, which is optimized for the given wireless link and enables an implementation with programmable logic devices at moderate clock speed. For the selection of a channel code, the performance of two coding schemes is compared for the 60 GHz channel. The first scheme consists of a standard convolutional code and an outer Reed-Solomon code, whereas the second scheme is made up of an LDPC code with similar complexity. The interleaving scheme for the convolutional code is optimized to yield best performance. Furthermore, algorithms are developed and simulated for all essential system components of the OFDM receiver. The implementation of these components is also considered. A new synchronization scheme is introduced, which offers a high degree of robustness at low complexity. In this scheme, the fine timing synchronization shares the same hardware resources as the channel estimator. This approach results in a significant reduction of chip area. A new tracking algorithm is developed, which adequately compensates for the fluctuations of carrier phase, timing and channel impulse response. Finally, the implementation of the FFT and Viterbi decoder is discussed. The system architecture of the receiver requires a high degree of parallel processing and uses a deep processing pipeline to keep the clock frequency low. It is shown how to combine the system components into an efficient system under these conditions. The performance of the complete system is investigated for the static and time-variant channel. It is shown that despite the low complexity and high latency, the system achieves good performance. The baseband processor has been realized as a narrowband version with 400 MHz channels and broadband version with 2 GHz channels and improved algorithms. This has been done on an FPGA platform. N2 - Das lizenzfreie 60 GHz Band ermöglicht den Einsatz von neuartigen drahtlosen Netzwerken, welche über kurze Distanzen Datenraten in der Größenordnung von ein bis mehreren Gigabit pro Sekunde bereitstellen können. Die Arbeit untersucht die Leistungsfähigkeit eines 60 GHz Richtfunksystems auf Basis der OFDM Modulation mit Kanalkodierung. Dies geschieht unter Berücksichtung der 60 GHz Kanaleigenschaften, Einflußfaktoren des analogen Frontends in Si-Ge Technologie und Betrachtungen hinsichtlich einer effizienten Implementierung. Einen wesentlichen Teil der Arbeit bildet die Spezifikation einer physikalischen Schicht, welche für die betrachtete Funkstrecke optimiert ist und eine Implementierung in komplexen Logikbausteinen mit moderaten Taktraten gestattet. Für die Auswahl des Kanalcodes wird ein Standard-Faltungscode mit einem äußeren Reed-Solomon Code einem LDPC-Code ähnlicher Komplexität gegenübergestellt. Hierfür wird der Interleaver für den Faltungscode optimiert, um die Korrekturfähigkeit für den 60 GHz Kanal zu erhöhen. Des Weiteren werden Algorithmen für die wesentlichen Systemkomponenten eines OFDM-Empfängers entwickelt, simuliert und schließlich auf Implementierungsebene betrachtet. Ein neuer Synchronisationsalgorithmus wird vorgestellt, der einen hohen Grad an Robustheit bei geringer Komplexität aufweist. Die zeitliche Feinsynchronisation und Kanalschätzung teilen sich gleiche Schaltungsressourcen, um den Hardwareaufwand zu reduzieren. Ein Tracking-Algorithmus wird erarbeitet, der die zeitlichen Schwankungen der Trägerphase, des Abtasttaktes und der Kanalimpulsantwort adäquat ausgleichen kann. Schließlich wird auf die Implementierung der FFT und des Viterbi Decoders eingegangen. Die Systemarchitektur des Digitalempfängers weist einen hohen Grad an Parallelverarbeitung auf und verwendet eine tiefe Pipeline-Prozessstrecke, um die Taktfrequenzen gering zu halten. Es wird gezeigt, wie sich die Komponenten unter diesen Umständen zu einem effizienten Gesamtsystem zusammenfügen lassen. Die Leistungsfähigkeit des Systems wird sowohl im statischen als auch zeitvarianten Kanal per Simulation ermittelt. Es wird gezeigt, dass sich trotz der relativ geringen Komplexität und hohen Latenz eine gute Gesamtperformance erreichen läßt. Der Basisbandprozessor ist als schmalbandige Variante mit 400 MHz breiten Kanälen und breitbandige Version mit 2 GHz breiten Kanälen und verbesserten Algorithmen auf einer FPGA Plattform implementiert worden. KW - Drahtloses lokales Netz KW - OFDM KW - OFDM KW - 60 GHz Kommunikation KW - WPAN KW - WLAN KW - Basisband Design KW - OFDM KW - 60 GHz Communication KW - WPAN KW - WLAN KW - Baseband Design Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22909 ER - TY - THES A1 - Peter, Steffen T1 - Tool-supported development of secure wireless sensor networks T1 - Werkzeugunterstützte Entwicklung von sicheren drahtlosen Sensornetzwerken N2 - The development of secure systems is already a very challenging task. In the domain of wireless sensor networks this challenge is even aggravated by severe constraints of the sensor node devices and the exposed character of the networks. To cope with this issue, this thesis proposes a tool-supported development flow named configKIT, that helps users to integrate secured applications in the domain of Wireless Sensor Networks. It is a component-based framework that selects and composes configurations of hardware and software components for WSN applications from high-level user requirements, automatically. Therefore, the composition process utilizes a flexible meta-model to describe properties of the components, the requirements, and the system semantics, which allows the assessment of the behavior of the composed system. Based on this modeling technology five practical security models are investigated, which base on different technical views on a general security ontology for WSNs. Each model is discussed theoretically and practically, based on a practical integration in the configKIT framework. The configuration toolkit and the security models are finally evaluated by applying the techniques developed to the non-trivial example of secure in-network aggregation. The evaluation shows that all five practical security models developed in this thesis work correctly and with reasonable model overhead. These results promote the notion of a practically applicable toolkit to configure secure applications in WSNs. N2 - Die Entwicklung sicherer Systeme ist eine sehr anspruchsvolle Aufgabe. Im Bereich der drahtlosen Sensornetze wird diese durch die eingeschränkten Ressourcen noch erschwert. Hier setzt diese Arbeit an, die einen werkzeugunterstützten und modellbasierten Entwurfsprozess vorstellt. Dieser ermöglicht es, ausgehend von fertigen Komponenten automatisch Anwendungen zu generieren, die den Anforderungen der Anwendung bzw. des Anwendungsentwicklers genügen. Insbesondere unterstützt dieser Ansatz eine ganzheitliche Betrachtung und Bewertung von Sicherheitsaspekten. Für die Einschätzung der Erfüllung der Anforderungen können dabei flexibel austauschbare Modelle zur Bewertung verschiedenster funktionaler und nicht-funktionaler Aspekte instanziiert werden. Für den Aspekt Sicherheit werden in der Arbeit mehrere konkrete Bewertungsmodelle basierend auf unterschiedlichen Sichten auf ein generelles Sicherheitsmodell für drahtlose Sensornetze hergeleitet sowie deren Modellierungs- und Anwendungseigenschaften diskutiert. Am praktischen Beispiel der sicheren In-Netzwerk-Aggregation wird abschließend die Qualität und Aussagekraft sowie der notwendige Modellierungsaufwand für jeden dieser Ansätze bewertet. Diese Evaluierung unter Verwendung der in dieser Arbeit implementierten Werkzeuge demonstriert nicht nur die generelle Zweckmäßigkeit des werkzeugunterstützten Ansatzes sondern auch, dass bereits relativ einfach zu implementierende qualitative Sicherheitsmodelle eine gute Repräsentation der Sicherheitsproblematik bieten und somit zukünftig helfen können die Sicherheit in drahtlosen Sensornetzen zu erhöhen. KW - Drahtloses Sensorsystem KW - Drahtlose Sensor Netzwerke KW - Sicherheit KW - Konfiguration KW - Wireless Sensor Networks KW - Security KW - Configuration Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-24671 ER - TY - THES A1 - Ehrig, Marcus T1 - Hardwareimplementierte latenzarme drahtlose Medienzugriffsprotokolle für höchsten Datendurchsatz T1 - Hardware implemented low latency wireless medium access control protocols for highest data throughput N2 - Der Fortschritt der Technik ermöglicht immer leistungsfähigere drahtlose Dienste mit hohen Anforderungen an Latenz, Jitter und Übertragungsgeschwindigkeit. Aktuelle digitale Protokolle für drahtgebundene hochauflösende Multimediaübertragungen (HDMI, DisplayPort) oder Peripherieschnittstellen (USB, PCIe, SATA) in der Computertechnik erreichen Datenraten im Multi-Gigabit Bereich. Die Übertragung der Inhalte z.B. Filme, Musikstreaming oder Dateiübertragungen mit Hilfe breitbandiger drahtloser Übertragungsverfahren vereinfacht die kabellose „Installation“ und die daraus folgende Benutzerfreundlichkeit (Mobilität) im Heimbereich (Indoor). Weiterhin werden Systeme mit hohen Datenraten und kleinen Latenzen unter 5 ms im Mobilfunkbereich benötigt, um Basisstationen (3G, LTE) mit dem Kernnetzwerk zu verbinden. Diese Backhaul-Verbindungen können auch im innerstädtischen Bereich zum Aufbau von Small-Cell-Installationen genutzt werden, da nicht immer eine Kabelverlegung möglich ist. Eine Verkettung der Verbindungen vergrößert den Abstand zum Zugangspunkt des Kernnetzes und stellt zusätzliche Anschlußpunkte für Basisstationen bereit. Allerdings vergrößert sich auch die Latenz für die weiter entfernten Stationen. In dieser Arbeit wird ein MAC-Protokoll für hochratige und latenzarme drahtlose Verbindungen vorgestellt. Dazu werden sowohl Punkt-zu-Punkt- als auch Punkt-zu-Mehrpunkt-Verbindungen auf ihre speziellen Anforderungen bei der Implementierung der MAC-Komponenten in einer programmierbaren Hardware (FPGA) analysiert. Eine Integration des MAC-Protokolls zusammen mit einem OFDM-Basisbandprozessor mit Brutto-Datenraten größer 5 GBit/s erlaubt die Überprüfung der Funktionalität sowie die Messung wichtiger Protokollparameter unter realen Einsatzbedingungen. Das vorgeschlagene Medienzugriffsprotokoll unterstützt den Einsatz von Beamsteering-Verfahren zur Suche von benachbarten Kommunikationsteilnehmern und den gleichzeitigen räumlich getrennten Kanalzugriff mehrerer Kommunikationsteilnehmer. Eine Anwendungsschnittstelle für nutzerspezifische Implementierungen mit exklusivem Zugriff auf das Übertragungsmedium erleichtert die Integration zusätzlicher Funktionalität wie z.B. eine hochauflösende Entfernungsmessung. Weiterhin wird ein Verfahren zur latenzarmen Detektierung und Umschaltung blockierter Pfade vorgestellt. Umfangreiche Simulationen bestätigen die Funktionalität des MAC-Protokolls in unterschiedlichen Szenarien mit und ohne Übertragungsfehler. N2 - The progress in the technology leads to higher performance of wireless services with high requirements in latency, jitter, and data rates. Current digital protocols for wired high definition multimedia transmissions (HDMI, Display Port) or peripheral interfaces (USB, PCIe, SATA) reach data rates in the order of several gigabits per second. The transmission of the content, e.g., movie and music streaming, or file transfers with broadband wireless transmission techniques allows more easy setup procedures and results in better usability in indoor environments. The infrastructure for mobile services requires transmission systems with high data rates and low latencies of below 5 ms for connecting mobile base stations to the core network. These connections can also be used for building up small-cells in the inner cities, because in some cases there are no wired connections possible. The daisy-chaining of the connections increases the distance between the core network and provides additional access points for the mobile base stations. However, the latency is increasing for stations with higher distance between them. This work presents a MAC protocol for high data rate and low latency connections. Therefore, the requirements for the integration of the components of the MAC protocol in a programmable hardware (FPGA) are analyzed for point-to-point and point-to-multi-point connections. The integration of the MAC protocol together with an OFDM baseband processor with gross data rates of about 5 GBit/s allows the test of the functionality and the measurement of important parameters of the protocol under real operational conditions. The proposed MAC protocol supports the use of beamsteering methods for searching of stations in the neighborhood and allows simultaneous space division access of stations. Additionally, a method for low latency detection and switching of blocked connections is presented. An application interface for user-defined implementations can assign exclusive access to the transfer medium. This facilitates the integration of additional functionality, e.g., high definition measurements of distances (ranging). Exhaustive simulations confirm the functionality of the MAC protocol in different scenarios with and without transmission errors. KW - Drahtlose Breitbandkommunikation KW - Drahtlose Medienzugriffssteuerung (MAC) KW - Hochdirektive Antennen KW - Wireless Broadband Communication KW - Highly Directional Antennas KW - Breitbandkommunikation KW - Breitbandantenne KW - Funktechnik KW - Zugangsverfahren Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34828 ER - TY - THES A1 - Piotrowski, Krzysztof T1 - Assessment of the feasibility of distributed shared memory and data consistency for wireless sensor networks T1 - Die Abschätzung der Machbarkeit von verteilten gemeinsamen Speicher und Datenkonsistenz für Drahtlose Sensornetzwerke N2 - Wireless sensor networks (WSNs) are built of cheap, resource constraint devices, capable to collect process and communicate data. WSN applications depend on the data they collect. In other words, the applications require the data to be available, even if some WSN nodes fail. The challenge is that nodes are prone to fail and todays WSNs do not provide highly reliable data storage. Thus, the quality of the service provided by the system, regarding the data handling, is one of the most important factors. Data replication increases the availability of the data and thus, the robustness and quality of the data storage. But the existence of several copies of data items in the WSN induces the data consistency to become of high importance in order to ensure proper behavior of the application. This work investigates the feasibility of data consistency models used in distributed shared memory in WSNs to provide more powerful distributed systems with reliable data exchange. As a starting point WSNs and consistency approaches are introduced. Based on those basics, the mechanisms needed to allow for data consistency are discussed as a theoretical framework for the prototypical implementation of a data consistency providing middleware, which was implemented as part of this work. The middleware adapts the mechanisms known from original memory consistency approaches to be usable in the sensor network area and proposes own, low cost mechanisms, as well. The latter are at least partially based on the idea that within the shared memory of WSNs information is the major concern and that by that the replica update rates can be tailored to the application. In order to allow for ease of use of the middleware the replication schemes and consistency mechanisms can be defined by the application engineer as a policy. The latter is transformed and injected into the middleware code by a pre-compiler, so that the application engineer no longer needs to implement replication and consistency mechanisms herself. The most appropriate memory consistency models are implemented and evaluated using the framework proposed in this thesis. N2 - Drahtlose Sensornetze (wireless sensor networks, WSN) bestehen aus kostengünstigen, ressourcenbeschränkten Sensorknoten, die zum Sammeln, Verarbeiten und Kommunizieren von Daten geeignet sind. Die Anwendungen drahtloser Sensornetze hängen stark von den zu sammelnden Daten ab. D.h. die Daten müssen im Falle eines möglichen Ausfalls eines einzelnen Sensorknotens trotzdem zur Verfügung stehen. Die Schwierigkeit besteht darin, dass die Knoten fehleranfällig sind und heutige WSN keinen hochverlässigen Datenspeicher zur Verfügung stellen. Somit ist die vom System bereitgestellte Servicequalität bezüglich der Datenbearbeitung einer der wichtigsten Faktoren. Die Replikation der Daten erhöht die Datenverfügbarkeit und damit die Robustheit und Qualität der Datenspeicherung. In WSN existieren mehrere Kopien einzelner Daten, die dazu führen, dass die Konsistenz der Daten von enormer Wichtigkeit ist, um das gewünschte Verhalten der Applikation zu gewährleisten. Diese Arbeit untersucht die Machbarkeit von Modellen bezüglich Datenkonsistenz, welche in verteiltem gemeinsamen Speicher in drahtlosen Sensornetzen verwendet werden, um leistungsstärkere verteilte Systeme mit einem zuverlässigen Datenaustausch bereitzustellen. Zu Beginn werden der Begriff drahtlose Sensornetze und die verschiedenen Konsistenzansätze vorgestellt. Basierend auf diesen Grundlagen werden die Mechanismen, welche zur Datenkonsistenz benötigt werden, vorgestellt und diskutiert. Diese Diskussion dient als theoretischer Rahmen zur prototypischen Implementierung von Datenkonsistenz, die Middleware zur Verfügung stellt. Die Middleware wurde als Teil dieser Arbeit implementiert. Die Middleware adaptiert Mechanismen, bekannt aus den Ansätzen zur Speicherkonsistenz, um sie im Sensornetzbereich nutzbar zu machen und schlägt zusätzlich eigene kostengünstige Mechanismen vor. Letztere basieren zumindest teilweise auf der Idee, dass innerhalb des gemeinsamen Speichers von WSN Nachrichten der Hauptbezugspunkt sind. Die Aktualisierungsraten der replizierten Daten können auf die Anwendung zugeschnitten werden. Um Nutzerfreundlichkeit der Middleware zu erreichen, können die Replikationsschemata und Konsistenzmechanismen vom Anwendungsentwickler als Policy definiert werden. Letzteres wird transformiert und durch einen Pre-Kompiler in den Code der Middleware eingefügt, so dass der Anwendungsentwickler nicht länger Replikations- und Konsistenzmechanismen selbst implementieren muss. Die geeignetsten Speicherkonsistenzmodelle werden unter Nutzung des in dieser Arbeit vorgestellten Frameworks implementiert und evaluiert. KW - Verteiltes System KW - Drahtloses Sensorsystem KW - Verteilter gemeinsamer Speicher KW - Drahtlose Sensornetze KW - Datenkonsistenz KW - Distributed shared memory KW - Wireless sensor networks KW - Data consistency Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-23718 ER - TY - THES A1 - Simevski, Aleksandar T1 - Architectural framework for dynamically adaptable multiprocessors regarding aging, fault tolerance, performance and power consumption T1 - Ein Architektur-Framework für zuverlässige dynamisch adaptierbare Multiprozessoren - Untersuchungen und Designs bezüglich Alterung, Fehlertoleranz, Performance und Stromverbrauch N2 - Despite the numerous benefits that Integrated Circuit (IC) technology downscaling brings, it also introduces many challenges. First of all, IC dependability is lowering: both lifetime reliability and resilience to single event effects is decreasing. Another major problem is the increased power consumption. On the other hand, the vast available space enables integrating hundreds of processor cores in a single chip! Multiprocessing is for over a decade the main architectural trend because of two reasons. Firstly, the performance of single processors gained by architectural innovations reached the upper limit i.e., the point of diminishing returns. Secondly, the operating frequency could not be increased due to the excessive power consumption, as pointed out. This work proposes a multiprocessor architectural framework that addresses many challenges related to dependability, power consumption and performance. The key idea is dynamical adaptation to the application requirements of fault tolerance and performance, which is possibly done at the lowest rates of aging and power dissipation. The application may select one of the three basic operating modes: de-stress, fault-tolerant and high-performance. De-stress mode prolongs multiprocessor lifetime and reduces power consumption by using core gating patterns that systematically power- or clock-off entire cores in the multiprocessor. These patterns use the information supplied by novel IC aging monitors. Fault-tolerant mode, on the other hand, increases error resilience by forming core-level NMR (N-modular redundant) systems using the multiprocessor cores. That is, entire cores are tightly synchronized to execute the same task simultaneously. Voting is done on each clock cycle using special, programmable NMR voters. Core-level NMR enables masking faults without invoking recovery procedures which is appreciated by timing-critical, or, real-time applications. Finally, high-performance mode is used for boosting multiprocessor performance. The framework is evaluated using a novel environment for automated fault injection, as well as a novel multiprocessor verification platform. A vast number of experiments were made which led to closed-form expressions that determine the number of cores N required to survive the projected mission time, given the fault rate. Moreover, a newly-developed method for lifetime evaluation based on the Weibul distribution shows the benefits of using core gating patterns. E.g., the new Youngest-First Round-Robin (YFRR) pattern enables up to 31% increase in system's lifetime compared to a simple Round-Robin. N2 - Neben den vielzähligen Vorteilen, die die anhaltende Skalierung der Halbleitertechnologien mit sich bringt, gibt es auch eine Reihe von Herausforderungen. Insbesondere verringert sich die Zuverlässigkeit integrierter Schaltkreise (IC) durch verstärkte Alterungseffekte aber auch durch erhöhte Anfälligkeit hochintegrierter Schaltungen auf Single-Event-Effekten. Ein weiteres Problem ist die steigende Leistungsaufnahme komplexer Schaltungen. Auf der anderen Seite erlaubt die Skalierung mittlerweile die Integration von Hunderten von Prozessorkernen in einem einzigen Chip. Seit mehr als einem Jahrzehnt ist dieses Prinzip des Multiprocessing aus zwei Gründen Trend bei der Architektur komplexer Prozessoren: Zum einen gibt es kaum noch Neuerungen in der Architektur von Single-Core-Prozessoren. Zum anderen kann die Taktfrequenz aufgrund der dadurch steigenden Leistungsaufnahme nicht weiter erhöht werden. Diese Arbeit stellt ein Framework zur Architektur von Multiprozessoren vor, welches sich der Herausforderungen bezüglich der Zuverlässigkeit, der Leistungsaufnahme und auch der Performance annimmt. Dabei ist die Kernidee die dynamische Anpassung an die Anforderungen der Anwendung bezüglich der Fehlertoleranz und der Leistungsfähigkeit. Dazu wählt die Anwendung einen der drei Hauptbetriebsmodi aus: De-stress, Fault-Tolerance und High-Performance. Der De-stress-Modus verlängert die Lebensdauer des Multiprozessors und reduziert die Leistungsaufnahme. Dazu werden mittels Clock-Gating oder durch Abschalten der Spannungsversorgung ganze Prozessorkerne abgeschaltet. Neu entwickelte Monitorschaltungen zur Überwachung des Alterungsprozesses liefern dabei die Informationen, welcher Kern abgeschaltet werden sollte. Der Fault-Tolerance-Modus verringert die Fehleranfälligkeit durch Bildung einer N-modularen Redundanz auf Prozessorkernebene. Dazu werden mehrere Kerne so mit einander synchronisiert, dass sie exakt die gleichen Instruktionen durchführen. Ein programmierbarer NMR-Voter übernimmt dabei Takt für Takt die Abgleichung der Ergebnisse. Diese Strategie ermöglicht eine schnelle Korrektur von Fehlern ohne zeitaufwändige Wiederherstellungsverfahren (Recovery-Verfahren), so dass auch Echtzeitanwendungen unterstützt werden. Der High-Performance-Modus schöpft die volle Leistungsfähigkeit des Multiprozessorsystems aus. Zur Evaluation des Frameworks wurde eine neue Umgebung zur automatisierten Fehlerinjektion sowie eine neue Verifikationsplattform für Multiprozessoren entwickelt. Es wurden eine Vielzahl an Experimenten durchgeführt, die zur Bildung einer Formel verwendet wurden, welche bei gegebener Fehlerrate und Einsatzdauer die Anzahl an benötigten Prozessorkernen bestimmt. Darüber hinaus wurde basierend auf der Weibul Verteilung eine neue Methode zur Evaluierung der Lebensdauer entwickelte, die die Vorteile der Abschaltung der Kerne aufzeigt. Beispielsweise zeigt das Youngest-First Round-Robin (YFRR) Scheduling verglichen mit dem Standard-Round-Robin Verfahren eine Steigerung der Systemlebensdauer um 31%. KW - Dependable multiprocessor KW - Multiprocessor lifetime KW - Multiprocessor fault tolerance KW - Zuverlässige Multiprozessoren KW - Multiprozessoren Alterung KW - Mehrprozessorsystem KW - Fehlertoleranz KW - Fehlererkennung Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-32572 ER - TY - THES A1 - Hund, Johannes T1 - Entwurf eines robusten drahtlosen Kommunikationssystems für die industrielle Automatisierung unter harten Echtzeitbedingungen auf Basis von Ultrawideband-Impulsfunk T1 - Design of a robust wireless communication system for industrial automation with hard real-time constraints based on ultra-wideband impulse radio N2 - Ziel dieser Dissertation war es, die Eignung von Ultra-Breitband-Pulsfunk (IR-UWB) für die drahtlose Kommunikation in der Sensor/Aktor-Ebene der Fertigungsautomatisierung zu untersuchen. Dazu wurde ein drahtloses Kommunikationssystem auf Basis standardisierter Protokolle entworfen und untersucht. Diese Anwendung erfordert die Erfüllung harter Echtzeitfähigkeit im Bereich weniger Millisekunden in industriellen Umgebungen. Ein solches Umfeld stellt aufgrund eines hohen Rauschpegels und vieler metallischer Oberflächen, die Multipfad-Effekte verursachen, sehr hohe Ansprüche an das Latenzverhalten und die Robustheit. Deshalb waren die Hauptziele die Reduzierung von Latenz und gleichzeitige Erhöhung der Robustheit für den existierenden, auf IR-UWB basierenden Standard IEEE 802.15.4a. Dieser Standard ist unter anderem deshalb vielversprechend, da er sich mit sehr preisgünstigen, nicht-kohärenten Empfängern von geringer Komplexität umsetzen lässt, die trotzdem relativ robust gegenüber Multipfad-Effekten sind. Es wurde gezeigt, dass sich auch mit diesen günstigen Geräten durch Optimierung des Standards eine hohe übertragungssicherheit bei geringer Latenz realisieren lässt. Es wurden Modifikationen zur Optimierung der Robustheit und Latenz des bisher üblichen Designs von nicht-kohärenten IR-UWB-Empfängern vorgestellt. Durch Ergänzungen zu der im Standard beschriebenen Modulation und Kodierung konnte die Verlässlichkeit zusätzlich gesteigert werden. Um diese optimierte PHY-Schicht effizient einsetzen zu können, wurde eine spezialisierte MAC-Schicht für die Automatisierung, die in einem Entwurf für den kommenden Standard IEEE 802.15.4e beschrieben wird, eingesetzt. Da bei dieser MAC-Schicht die Kommunikationsmuster im Voraus bekannt sind, war weitere schichtübergreifende, applikations-spezifische Optimierung möglich, die eine weitere Reduzierung der Latenz sowie eine Erhöhung der Robustheit erbrachte. Im Zuge der Arbeit wurde ein flexibel konfigurierbarer Simulator für IR-UWB auf Basis von industriell akzeptierten Kanalmodellen erstellt. Dieser Simulator wurde auch zur Evaluation und Verifikation der Forschungsergebnisse benutzt. Das entworfene Gesamtsystem ist über mehrere Parameter konfigurierbar und dadurch an weitere Anwendungen in der Automatisierung anpassbar. Eine dieser Konfigurationen wurde durch Simulation evaluiert. Sie zeigt mindestens die gleiche und zum Teil bessere Performance als bisherige drahtlose oder drahtgebundene Lösungen für die Sensor/Aktor-Ebene der Fertigungsautomatisierung, wie z.B. AS-Interface, Bluetooth I/O oder WISA. Für den repräsentativen Fall von 32 Teilnehmern mit jeweils einem Byte Prozessdaten erreicht sie eine Zykluszeit von 1,88 ms. Damit kann eine eine mittlere Reaktionszeit von 985 µs erreicht werden und eine harte Echtzeitschranke von 15 ms mit einer Fehlerwahrscheinlichkeit unter 10^-9 eingehalten werden. Das Kommunikationssystem wurde auch in Hardware auf FPGA-Basis implementiert. Da das benutzte analoge Front-End, ein früher Prototyp eines IEEE 802.15.4a-kompatiblen Front-Ends, noch keine repräsentativen Messungen zuließ, wurde die Funktion durch eine Basisbandverbindung über Kabel verifiziert. N2 - Goal of this thesis was to investigate the suitability of Ultra-Wideband Impulse Radio (IR-UWB) for wireless communication in the sensor-actuator layer of industrial factory automation by designing and evaluating a wireless communication system based on this technology. Another requirement was that the system should be using standardized protocols or products wherever possible. The application scenario results in hard real-time constraints in the order of few milliseconds. Those are to be fulfilled in rough environments with high noise figures and many metallic objects, that are causing a lot of multipath effects. Thus, the primary subjects were to reduce latency and improve robustness for the existing IR-UWB based standard IEEE 802.15.4a. A very appealing feature of that standard is that it allows the use of very cheap, low complexity non-coherent devices. It was discovered, that it is possible to improve the robustness of transmissions while still using these low-cost, low-complexity devices with only few additions to the existing standard. Several contributions to the state of the art of low-cost, low-complexity receiver design for IR-UWB and changes in modulation and coding were made to enhance the robustness of the existing standard. To use the resulting improved PHY layer efficiently, an exisiting specialized MAC layer for factory automation, as described in the draft standard IEEE 802.15.4e, was used. This MAC layer enabled further application specific cross-layer improvements that exploit the known communication pattern to provide a lower latency and higher resilience. The resulting communication system is configurable to adopt to different automation applications and provides at least equal and partly better performance than existing wire-bound or wireless solutions for the sensor-actuator level of industrial factory automation, like e.g. AS-Interface, Bluetooth I/O or WISA. For the representative case of 32 slave nodes with one byte of payload data each, the system provides a cyce time of 1.88 ms. It therefore allows to fulfill a hard realtime boundary of 15 ms with an error probability below 10^-9. During the work, a highly configurable simulator for IR-UWB based on industry-grade channel models has been developed to verify the results. The communication system was implemented in hardware based on FPGA. Since the RF-frontend was not ready for test, the verification of MAC and baseband functionality was acomplished using a baseband back-to-back test method. KW - Drahtloses lokales Netz KW - Ultraweitband KW - Breitbandübertragung KW - Echtzeitverarbeitung KW - UWB KW - Automatisierung KW - Echtzeit KW - Impulsfunk KW - IEEE 802.15.4a KW - UWB KW - Automation KW - Real-time KW - Impulse radio KW - IEEE 802.15.4a Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-25219 ER - TY - THES A1 - Panić, Goran T1 - A methodology for designing low power sensor node hardware systems T1 - Eine Methodik für den Entwurf energieeffizienter Hardware-Systeme für Sensorknoten N2 - The design of embedded sensor node hardware systems is a challenging task driven by the increasing demands for low power, high efficiency, low cost and small size. These unique requirements make the usage of off-the-shelf general purpose microcontrollers fairly inefficient. For many wireless sensor network applications, the design of a dedicated low power sensor node microcontroller is the only way to answer specific application requirements. According to the trends in device, process and design technology, the development of sensor node devices is relying on a cheap planar bulk-CMOS technology, where power consumption is dominated by static power loss caused by high leakage currents. To keep the power at acceptable level, designers are compelled to apply the methodologies based on advanced low power techniques that target both static and dynamic power in the chip. The decisions made early in design phase are likely to determine the energy efficiency of the final design. Therefore, the choice of power saving strategy is the key challenge in designing energy-efficient sensor node hardware. This work presents a methodology that assists designers meeting the critical design decisions regarding power, early in the design process. The presented methodology extracts the activity profiles of single system components and applies them in the developed models for energy estimation of particular low power implementation. The energy estimation models account for the energy overhead introduced by specific low power techniques, enabling comprehensive exploration of system’s energy efficiency in a given application scenario. Special attention is paid to the methodology utilization in typical wireless sensor network applications. Accordingly, the examples of activity profiling in wireless sensor node systems are presented. The proposed methodology is integrated within a power-driven design flow and applied to the design of an embedded sensor node microcontroller. This methodology is used to perform the cross comparison of alternative low power implementations for the target system architecture. The implementation relying on concurrent clock and power gating is selected as the most energy efficient and consequently realised. Power switching cells and power control logic have been designed and characterized. Also, the final system architecture, basic system components and applied design process are described. Finally, the developed power-gated sensor node microcontroller is implemented, fabricated and successfully tested. The chip measurements results are presented and analyzed. The analysis of different low power approaches applied to the target system architecture has shown large impact of clock gating on the system energy. In a given application scenario, the clock gating implementation has reduced 72 times the dynamic energy and 12 times the total energy of the system. The implementation of power gating technique has gained 2.8 times reduction of the leakage energy and 2 times reduction of the total system energy compared to the clock gating only implementation. The analysis of two alternative power gating approaches has emphasized the significance of partitioning in power-gated design. A heuristic partitioning that combines two specific blocks having successive activity phases into a single power domain, thereby reducing design complexity and chip area, has been shown to have positive impact on the energy efficiency of the target design. N2 - Das Design von eingebetteten Hardware-Systemen für Low-Power-Sensorknoten ist eine anspruchsvolle Aufgabe, die durch stetig steigende Anforderungen an geringe Leistungsaufnahme, niedrige Kosten, hohe Performance und hohe Energieeffizienz getrieben wird. Aus diesem Grund ist die Verwendung von Off-the-Shelf Mikrocontrollern sehr ineffizient. Für viele drahtlose Sensornetzwerkanwendungen ist die Integration dedizierter Low-Power-Mikrocontroller der einzige Weg die spezifischen Anwendungsanforderungen entsprechend zu erfüllen. Die technologischen Trends in der Fertigung von Sensorknoten auf Basis von Standard-CMOS-Technologien führen zu einem zunehmend dominierenden Anteil an Leckströmen bei der gesamten Leistungsaufnahme. Um die Leistungsaufnahme auf einem akzeptablen Niveau zu halten sind Hardwareentwickler gezwungen, fortschrittliche Methoden und Low-Power Techniken einzusetzen, die sowohl die statische als auch die dynamische Leistungsaufnahme der Hardware reduzieren. Dabei bestimmen viele Design-Entscheidungen in der frühen Phase des Hardwareentwurfes maßgeblich die Energieeffizienz des endgültigen Produktes. Daher stellt die Wahl der richtigen Energiesparstrategie die zentrale Herausforderung zum Entwurf energie-effizienter Sensorknoten-Hardware dar. Diese Arbeit stellt eine Entwurfsmethodik für energieeffiziente Low-Power Hardware vor, die den Designer bereits frühzeitig im Designprozess bei kritischen Entscheidungen unterstützt. Die hier vorgestellte Methode extrahiert Aktivitätsprofile einzelner Systemkomponenten und verwendet diese als Grundlage zur Modellierung und Abschätzung der Leistungsaufnahme ausgewählter Low-Power Implementierungen. Die entwickelten Modelle ermöglichen eine Abschätzung des Energieaufwands der verschiedenen Implementierungen im Hinblick auf die einzelne Komponente und auf die zu erwartende Energieeffizienz des Gesamtsystems für das jeweilige Anwendungsszenario. In der vorliegenden Arbeit wird besonderes Augenmerk auf die Anwendung der Entwurfsmethodik für typische drahtlose Sensornetzwerkanwendungen gelegt. Daher werden konkrete Anwendungsbeispiele für die Erstellung von Aktivitätsprofilen von drahtlosen Sensorknoten eingeführt. Die vorgeschlagene Methodik ist in einem Low-Power Entwurfsprozess integriert und wird zur Implementierung eines eingebetteten Sensorknoten angewendet. Dabei erlaubt die Methodik zwischen alternativen Low-Power-Implementierungen für die Architektur des Zielsystems zu wählen. Als Anwendungsbeispiel wird die Umsetzung einer kombinierter Clock- und Power-Gating Architektur mit der besten Energieeffizienz im gegebenen Anwendungsszenario aufgezeigt und auf das Zielsystem angewendet. Die Konstruktion und Charakterisierung der dafür benötigten Power-Gating-Zellen und der zugehörigen Kontrolllogik, die zur Umsetzung erforderlich sind, werden ausführlich dargestellt. Die finale Systemarchitektur, die Grundkomponenten des Systems und der angewandte Entwurfsprozess werden ebenso beschrieben. Der mit der vorgestellten Methodik entworfene Mikrocontroller wurde in Standard-CMOS Technologie gefertigt und getestet. Die damit erzielten Ergebnisse der Funktionstests und der Messungen zur Leistungsaufnahme der gefertigten Chips werden präsentiert und ausgewertet. Die Analyse der verschiedenen Low-Power Ansätze, die auf die Zielsystem-Architektur angewendet wurden, zeigte insbesondere beim Clock-Gating einen erheblichen Einfluss auf die benötigte Energie. Im spezifischen Anwendungsszenario führte das Clock-Gating zu einer Verbesserung der dynamischen Energie um den Faktor 72 und eine Verbesserung der Gesamtenergie des Systems um den Faktor 12. Die Anwendung der Power-Gating Technik resultierte in einer 2.8-fachen Verbesserung der Leckstromenergie und eine Halbierung der Energie des Gesamtsystems im Vergleich mit einer Implementierung in der nur Clock-Gating angewendet wurde. Die Analyse von zwei alternativen Anwendungen der Power-Gating-Technik in der untersuchten Anwendung unterstrich die Bedeutung der Partitionierung bei Verwendung der Power-Gating Technik. Eine Kombination von zwei spezifischen Blöcken mit aufeinander folgenden Aktivitätsphasen, die zuvor in einer getrennten Power Domains waren, in eine gemeinsame Power-Insel, reduzierte die Designkomplexität und die benötigte Chipfläche. Darüber hinaus führte dies zu positiven Auswirkungen auf die Energieeffizienz des Designs. KW - Wireless sensor networks KW - Sensor node KW - Low power design KW - Power gating KW - ASIC KW - Drahtlose Sensornetze KW - Sensorknoten KW - Energieeffizientes Design KW - Stromspartechniken KW - Chipdesign KW - Drahtloses Sensorsystem KW - Mikroprozessor KW - Eingebettetes System Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33376 ER - TY - THES A1 - Petri, Markus T1 - Latenzverringerung in Basisbandprozessoren am Beispiel eines hochratigen OFDM-Kommunikationssystems T1 - Latency reduction in baseband processors using a high-rate OFDM communication system as an example N2 - In modernen digitalen Übertragungssystemen ist der gesamte Datendurchsatz nicht mehr allein durch die Datenrate – z. B. aufgrund der begrenzten Bandbreite – eingeschränkt. Stattdessen haben die bei der Verarbeitung entstehenden Latenzen einen immer größeren Einfluss auf die erzielbare Systemperformance. In der Fachliteratur beschriebene Untersuchungen zur Latenzverringerung in digitalen Basisbandprozessoren beschränken sich meist auf die Optimierung eigenständiger Module. Im Rahmen dieser Arbeit werden, basierend auf einer Untersuchung der Basisbandmodule auf ihren Latenzbeitrag und einer Darstellung der Latenzauswirkungen, bestehende Verfahren der Latenzverringerung evaluiert und neue Verfahren zur Latenzreduktion entworfen. Die praktischen Auswirkungen werden dabei anhand der Latenzmodellierung eines bestehenden 60 GHz-OFDM-Kommunikationssystems aufgezeigt. Die zur Anwendung der neu entworfenen Verfahren notwendigen strukturellen Änderungen in der Basisbandverarbeitung werden detailliert dargestellt. Weiterhin wird eine allgemeine Methodik des latenzarmen Systementwurfs vorgestellt, die die Anwendung der neu entworfenen Verfahren beinhaltet. Bei der Darstellung von Verfahren zur Latenzverringerung liegt der Schwerpunkt auf der zur Durchsatzsteigerung üblicherweise verwendeten, aber noch nicht im Zusammenhang mit der Latenzverringerung beschriebenen Anwendung von parallelen Datenverarbeitungsstrukturen sowie auf der neu vorgeschlagenen Anwendung von Spekulation. Mithilfe der spekulativen Demodulation und der spekulativen Dekodierung lassen sich Latenzen aufgrund von Abhängigkeiten in der Datenverarbeitung einfach vermeiden. Die sich aus den spekulativen Verfahren ergebenden Auswirkungen auf die MAC-Ebene werden zum Schluss kurz diskutiert. N2 - The total data throughput of modern communication systems suffers not only from the limited data rate of the physical interface, e.g. due to bandwidth restrictions. Instead, the latencies caused by the data and signal processing in the baseband processor have a higher and higher influence on the possible overall system performance. There are some investigations on reducing the latency of digital baseband processors described in the literature, but they mostly focus on optimizing individual modules without paying attention to the complete system. In this thesis, existing methods for latency reduction are evaluated and new methods are proposed, based on the analysis of baseband processing modules regarding to their latency contribution and a description of latency impacts. The reachable latency reduction with the proposed methods will be shown with the help of the latency modelling of an existing 60 GHz OFDM communication system. The necessary structural changes inside the baseband processing for the usage of the new methods are described in detail. Furthermore, a general methodology for a low-latency system design including the proposed new methods is presented. The proposed new methods focus on the use of parallelism and speculation. While parallel data processing structures are usually used to increase the throughput of a system, but not described in the context of latency reduction, the proposed speculative methods were not mentioned before in literature. With the help of speculative demodulation and speculative decoding, it is possible to avoid latencies caused by dependencies in the data processing. The resulting influence of the new methods on the MAC layer is briefly discussed at the end of this thesis. KW - OFDM KW - Basisband KW - Latenzzeit KW - Latenzverringerung KW - Basisbandprozessor KW - OFDM KW - Spekulative Verarbeitung KW - Parallelverarbeitung KW - Latency reduction KW - Baseband processor KW - OFDM KW - Speculative processing KW - Parallel processing Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-26674 ER -