TY - THES A1 - Petrovic, Vladimir T1 - Design methodology for highly reliable digital ASIC designs applied to network-centric system middleware switch processor T1 - Entwurfsmethodologie für höchst zuverlässige digitale ASIC-Designs angewandt auf Network-Centric System Middleware Switch Prozessor N2 - The sensitivity of application-specific integrated circuits (ASICs) to single event effects (SEE) can lead to failures of subsystems which are exposed to increased radiation levels in space and on the ground. The work described in this thesis presents a design methodology for a fully fault-tolerant ASIC that is immune to single event upset effects (SEU) in sequential logic, single event transient effects (SET) in combinatorial logic, and single event latchup effects (SEL). Redundant circuits combined with SEL power switches (SPS) are the basis for a design methodology which achieves this goal. Within the standard ASIC design flow enhancements were made in order to incorporate redundancy and SPS cells and, consequently, enable protection against SEU, SET, and SEL. In order to validate the resulting fault-tolerant circuits a fault-injection environment with carefully designed fault models was developed. The moments of fault occurrence and their durations are modeled according to the real effects in actual hardware. The proposed design methodology was applied to an innovative space craft area network (SCAN) central processor unit, known as middleware switch processor. The measurement results presented in this thesis prove the correct functionality of DMR and SPS circuits, as well as the high fault-tolerance of the implemented ASICs along with moderate overhead with respect to power consumption and occupied silicon area. Irradiation measurements demonstrated the correct design and successful implementation of the SPS cell. N2 - Die Empfindlichkeit von anwendungsspezifischen integrierten Schaltungen (ASICs) zu den einzelnen Ereigniseffekten (SEE), kann zu Ausfällen von Subsystemen führen, die erhöhten Strahlungspegeln im Raum und auf dem Boden ausgesetzt werden. Die Arbeit, die in dieser Thesis beschrieben wird, stellt eine Entwurfsmethodologie vor um fehlertolerante ASICs zu entwerfen, welche die immun gegen singuläre Störung Effekte (SEU) in sequentielle Logik ist, einzelne Ereignis vorübergehende Effekte (SET) in der kombinatorischen Logik und einzelnes Ereignis Latchup-Effekte (SEL). Modulare Redundanz und SEL-Schalter (SPS) sind die Basis für eine Design-Methodik, die volle fehlertolerante ASIC liefert. Der Standard ASIC-Designflow ist erweitert worden, um Redundanz mit SPS-Schalter zu enthalten und Schutz gegen SEU, SET und SEL zu ermöglichen. Um die fehlertoleranten Stromkreise zu validieren ist eine Fault-Injektion Umgebung mit Fault Modellen entwickelt worden. Die Momente des Auftretens und der Dauer der injizierten Fehler werden entsprechend den realen Effekten in die Hardware modelliert. Die Methodologie des vorgeschlagenen Entwurfs ist an einem innovativen Space Craft Area Network (SCAN) Schaltkreis angewendet worden, bekannt als Middleware Switch Prozessor. Die Messergebnisse, die in dieser These dargestellt werden, haben die korrekte Funktionalität von Redundanz- und SPS-Stromkreisen sowie die hohe Fehler-Toleranz der resultierende ASICs zusammen mit mäßigen Unkosten in Bezug auf Leistungsaufnahme und besetzten Silikonfläche nachgewiesen. Die Strahlungsmessungen haben das korrekte Design und die erfolgreiche Umsetzung der SPS-Zelle bewiesen. KW - Kundenspezifische Schaltung KW - Schaltungsentwurf KW - Fehlertoleranz KW - Entwurfsmethodik KW - Single Event Effects KW - Latchup Schutz KW - ASIC Entwurf KW - Fault-tolerance KW - Design methodology KW - Single event effects KW - Latchup protection KW - ASIC design Y1 - 2013 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-29620 ER - TY - THES A1 - Sánchez Sánchez, David T1 - Key management for wireless ad hoc networks T1 - Schlüsselmanagement für drahtlose Ad-hoc-Netze N2 - Key management is a fundamental security service to enable secure wireless ad hoc networks (WAHN). To date existing key management solutions based on either public key infrastructures (PKI) or key pre‑distribution scheme (KPS) exhibit limitations for WAHNs. We firstly develop the Hybrid Key Management Infrastructure (HKMI) for WAHNs composed of moderate‑resource devices. The HKMI complements PKI with trust and cooperation protocols to construct an performance efficient security solution. We secondly develop the Deterministic Pairwise Key Pre-Distribution Scheme (DPKPS) for large‑scale dynamic WAHNs composed of low‑resource devices. The DPKPS applies a combinatorial design for the pre-distribution of multiple bivariate polynomial shares to WAHN nodes. Future work comprises further improving the resiliency of the DPKPS, completing a key management infrastructure on the basis of the DPKPS, the design of DPKPS‑based access control mechanisms, and the integration of the HKMI with the DPKPS in a unified key management architecture. N2 - Schlüsselmanagement ist ein grundlegender Sicherheitsdienst, um sichere drahtlose Ad Hoc Netze (WAHN) zu ermöglichen. Bestehende Schlüsselmanagementlösungen, basierend entweder auf Public Key Infrastructure (PKI) oder auf Key Pre-distribution Scheme (KPS), haben Beschränkungen für WAHNs. Wir entwickeln erstens die Hybrid Key Management Infrastructure (HKMI) für WAHNs, welche die PKI um Trust- und Kooperationsprotokolle ergänzt, um eine leistungsfähige Sicherheitslösung zu konstruieren. Wir entwickeln zweitens das Deterministic Pairwise Key Pre-Distribution Scheme (DPKPS) für großangelegte dynamische WAHNs, die aus Geräten mit beschränkten Ressourcen bestehen. Das DPKPS verwendet ein kombinatorisches Design für die Vorverteilung mehrerer zweidimensionaler polynomieller Anteile an die WAHN-Knoten. Zukünftige Arbeit umfasst die weitere Verbesserung der Widerstandsfähigkeit des DPKPS, die Entwicklung einer Schlüsselmanagementinfrastruktur auf der Grundlage von DPKPS, den Entwurf DPKPS-basierter Zugriffskontrollsysteme, und die Integration der HKMI mit DPKPS in eine einheitliche Schlüsselmanagementarchitektur. KW - Ad-hoc-Netz KW - Verteiltes System KW - Key management KW - Sicherheit KW - Schlüsselmanagement KW - Ad-hoc-Netz KW - Security KW - Key management KW - Ad hoc networks Y1 - 2006 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-164 ER - TY - THES A1 - Dietterle, Daniel T1 - Efficient protocol design flow for embedded systems T1 - Effizienter Protokoll-Entwurfsprozess für eingebettete Systeme N2 - It is predicted that, in the next years, wireless sensor networks could be massively deployed in a wide variety of application areas, such as agriculture, logistics, automation, or infrastructure monitoring. An extremely low power consumption, high dependability, and low cost are common requirements for sensor nodes in all these applications. This can be achieved only by tiny, power-efficient microcontrollers and communication systems integrated on a single chip. Formal description techniques, such as SDL (Specification and Description Language), are suitable to formally prove properties of models designed in these languages. Code generators facilitate the automatic transformation of SDL models into software implementations, while preserving the properties of the model and, thus, achieving high system dependability. The implementations consist of the translated state machine behavior and, additionally, require a run-time environment for model execution. The objective of this work was to investigate an integrated design flow for embedded systems, which should allow the development of efficient and dependable system implementations from abstract SDL specifications. In this thesis, concepts for minimal SDL run-time environment have been devised and realized by an example implementation. Not only pure software implementations should be considered, but starting from these also the hardware/software (HW/SW) partitioning of the system should be supported. For this purpose, a cosimulation framework that allows the coupling of an instruction set simulator (ISS) with a functional SDL simulation has been investigated and prototypically implemented within the scope of this thesis. By shifting functionality to dedicated hardware components it is possible to take computational load from the microcontroller and to decrease the overall energy consumption by reducing the clock frequency and lowering the supply voltage. Due to the use of SDL, the design flow lends itself particularly to the implementation of communication protocols, and is limited to applications with soft real-time requirements. For an SDL-based design flow targeted to resource-constrained embedded systems, concepts and real implementations of minimal SDL run-time environments were lacking. Available software tools, indeed, enable the transformation of SDL models into C code, however for an efficient implementation, an integration into existing real-time operating systems (RTOS) for small microcontrollers is essential. A prototypical implementation of a run-time library for the Reflex RTOS has been created to validate our general concepts. It is about 30 % faster and consumes less than half of the program memory compared to the operating system independent run-time environment of the tool vendor Telelogic. For simple SDL models, the application requires in total less than 8 kbytes program memory and 1 kbyte RAM. For the evaluation of design alternatives that realize different hardware/software partitionings, instruction set simulators are particularly suitable. They facilitate the identification of performance bottlenecks of the HW/SW system. Test stimuli are required in order to measure the performance and response time of systems under design. The development of an environment that generates such test signals can be a laborious task. Thus, it is reasonable, especially in the design of protocols, to use an SDL simulation of a communication network to generate these test stimuli. Such an SDL model already exists and is the basis for the implementation. The protocol implementation simulated by the ISS then becomes part of the network simulation. An efficient coupling of SDL simulations with instruction set simulators had to be investigated, and a solution is presented in this thesis. Based on the general concepts, a cosimulation framework for the ISS TSIM for the LEON2 processor was realized by the author. The joint SDL and instruction set simulation is very fast, which could be demonstrated by connecting a software implementation of the complex IEEE 802.15.3 medium access control (MAC) protocol with an SDL simulation of a network consisting of four devices. The real execution time for 10 seconds of simulation time amounted to just 50 seconds. The overall design flow was validated by means of a HW/SW implementation of the IEEE 802.15.3 wireless MAC protocol. The author designed a complete SDL model of the protocol and integrated it into Reflex. By using our cosimulation environment for the TSIM simulator, the model was partitioned into hardware and software. For the hardware part, a dedicated protocol accelerator was designed by the author. This hardware component was integrated on a single chip with the LEON2 processor and, finally, manufactured. It could be shown that the presented methodology enables the design and implementation of efficient HW/SW systems. Consequently, it can be applied to the development of dependable and energy-efficient wireless sensor nodes and other embedded systems. N2 - Es wird vorausgesagt, dass in einigen Jahren eine riesige Menge von drahtlos kommunizierenden Sensorknoten in den verschiedensten Anwendungsgebieten, etwa der Landwirtschaft, Logistik, Automatisierung oder der Überwachung von Infrastruktur, Einzug halten könnten. Diesen Geräten ist gemeinsam, dass sie einen äußerst geringen Stromverbrauch, hohe Zuverlässigkeit und geringe Kosten aufweisen müssen. Dies ist nur mit kleinen, Strom sparenden Mikrocontrollern und auf einem einzigen Chip integrierten Kommunikationssystemen erreichbar. Formale Beschreibungssprachen, wie SDL (Specification and Description Language), eignen sich dazu, Eigenschaften von in dieser Sprache beschriebenen Modellen formal zu beweisen. Durch Code-Generatoren wird die automatische Umsetzung von SDL-Modellen in eine Software-Implementation unterstützt, welche die Eigenschaften des Modells erhalten soll und somit eine hohe Zuverlässigkeit des Systems erreicht. Neben der Umsetzung des Zustandsmaschinenverhaltens wird auch eine Laufzeitumgebung zur Ausführung benötigt. Die Zielstellung dieser Arbeit war es, einen durchgängigen Entwurfsprozess für eingebettete Systeme auf der Basis von SDL zu untersuchen, der es erlaubt, von abstrakten Spezifikationen in SDL zu effizienten und zuverlässigen Systemimplementationen zu gelangen. Es wurden neue Konzepte für minimale Laufzeitumgebungen erarbeitet und beispielhaft umgesetzt. Es sollte jedoch nicht nur die Generierung von reinen Software-Implementationen betrachtet werden, sondern von diesen ausgehend auch die Hardware/Software- (HW/SW-) Partitionierung der Systeme unterstützt werden. Zu diesem Zweck wurde im Rahmen dieser Arbeit ein Cosimulations-Ansatz zur Kopplung eines Befehlssatzsimulators (Instruction Set Simulator, ISS) mit einer abstrakten SDL-Simulation untersucht und prototypisch implementiert. Durch die Verlagerung von Funktionen in eigens dafür entworfene HW-Komponenten ist es möglich, Last vom Mikrocontroller zu nehmen und den Gesamtenergieverbrauch des eingebetteten Systems durch das Absenken der Taktfrequenz und Versorgungsspannung zu verringern. Wegen der Verwendung von SDL eignet sich der Entwurfsprozess besonders für die Implementierung von Kommunikationsprotokollen und ist auf Anwendungen mit weichen Echtzeitanforderungen beschränkt. Für eine SDL-basierte Entwurfsmethodik ausgerichtet auf extrem ressourcenbeschränkte eingebettete Systeme fehlten bislang Konzepte und tatsächliche Implementationen von minimalen SDL-Laufzeitumgebungen. Verfügbare Werkzeuge erlauben zwar die Übersetzung von SDL-Modellen in C-Code, für eine effiziente Implementation ist jedoch die Integration in vorhandene Mikrocontroller-Echtzeitbetriebssysteme (RTOS) erforderlich. Eine prototypische Implementation einer Laufzeitbibliothek für das RTOS Reflex wurde entwickelt, um die allgemeinen Konzepte zu validieren. Verglichen mit der betriebssystem-unabhängigen Laufzeitumgebung des Werkzeugherstellers Telelogic ist diese Implementation um ca. 30 % schneller und benötigt weniger als die Hälfte des Programmspeichers. Bei kleinen SDL-Systemen benötigt die gesamte Applikation weniger als 8 kB Programmspeicher und 1 kB RAM. Zur Bewertung von Entwurfsalternativen, die unterschiedliche HW/SW-Partitionierungen realisieren, eignen sich besonders Befehlssatzsimulatoren. Diese erlauben die taktgenaue Simulation der Ausführung von Programmen auf einem Prozessor, häufig auch von Modellen eigener HW-Komponenten, und sind um Größenordnungen schneller als reine HW-Simulationen. Mit ihnen lassen sich zeitkritische Teile eines HW/SW-Systems identifizieren. Um Reaktionen des zu evaluierenden Systems hervorzurufen und dessen Performance messen zu können, werden Teststimuli benötigt. Die Entwicklung einer Umgebung, welche solche Testsignale erzeugt, kann sehr aufwändig sein. Daher ist es naheliegend, gerade im Bereich der Entwicklung von Protokollen, die Teststimuli durch die Simulation eines Kommunikationsnetzes in SDL zu erzeugen. Ein solches SDL-Modell liegt ja bereits der Implementierung zu Grunde. Die im ISS ausgeführte Protokollimplementierung wird dann Teil der Netzwerksimulation. Die möglichst effiziente Kopplung von SDL-Simulationen mit dem ISS musste untersucht werden und wurde im Rahmen dieser Arbeit gelöst. Basierend auf den allgemeinen Konzepten wurde eine Cosimulation mit dem ISS TSIM für den LEON2-Prozessor vom Autor realisiert. Die gemeinsame Simulation ist sehr schnell, was anhand der Kopplung einer SW-Implementation des sehr komplexen MAC-Protokolls IEEE 802.15.3 mit einer SDL-Simulation eines aus vier Stationen bestehenden Netzes nachgewiesen wurde. Die reale Simulationszeit für 10 Sekunden simulierte Zeit betrug gerade einmal 50 Sekunden. Der gesamte Entwurfsprozess wurde anhand einer HW/SW-Implementierung des im Standard IEEE 802.15.3 festgelegten drahtlosen Medienzugriffsprotokolls validiert. Dazu wurde vom Autor ein komplettes SDL-Modell des Protokolls entwickelt, dieses in Reflex integriert und in einem HW/SW-Codesign-Prozess partitioniert. Dabei wurde die Cosimulationsumgebung mit dem TSIM-Simulator verwendet. Für die HW-Partition wurde vom Autor ein Protokollbeschleuniger entworfen. Dieser wurde gemeinsam mit dem LEON2-Prozessor auf einem Chip integriert und gefertigt. Somit wurde nachgewiesen, dass die vorgestellte Methodik geeignet ist, um effiziente HW/SW-Systeme zu entwerfen und zu implementieren. Sie kann folglich zur Entwicklung von zuverlässigen und Strom sparenden drahtlosen Sensorknoten und anderen eingebetteten Systemen angewendet werden. KW - Eingebettetes System KW - Protocol Engineering KW - Cosimulation KW - IEEE 802.15.3 KW - Model-based design KW - Protocol engineering KW - Cosimulation KW - IEEE 802.15.3 Y1 - 2009 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-7848 ER - TY - THES A1 - Zeidler, Steffen T1 - Enabling functional tests of asynchronous circuits using a test processor solution T1 - Realisierung von Funktionaltests asynchroner Schaltungen unter Verwendung einer Testprozessorlösung N2 - During the last years, the asynchronous design style has been rediscovered as a potential solution to upcoming design issues in deep-submicron technologies. However, besides the lack of commercial tools supporting this design style, one major challenge is the test of asynchronous designs. Especially their event-driven behavior leads to problems during test. Basically, the timing of asynchronous circuits is determined by gate and wire delays that are sensitive to variations of environmental parameters (process, voltage and temperature). This leads to uncertainties in the timing of the responses. Consequently, standard commercial test systems cannot be used, because such systems read the responses at specific cycles and, therefore, could reject fault-free devices. Furthermore, available hardware testers are, in principle, not designed to react to signal events from the design-under-test as it is necessary to establish asynchronous communication via handshake signalling. As a result, even simple functional tests that only apply stimuli and read the responses of the design-under-test cannot be realized without preparatory measures. This work addresses these issues and proposes a concept to enable functional tests of asynchronous designs. The concept is based on a special test processor that provides generic interfaces used to establish asynchronous handshake communication with a device-under-test. By this, elastic functional tests can be realized that overcome the static timing of conventional tests and emulate the real operating environment of the design. Apart from the generic test processor architecture, an essential part of the concept deals with the establishment of the processor as a stand alone or embedded test equipment. A workflow is provided that describes how the device-under-test can be embedded into the test processor environment for performing the tests. Besides the interconnection between the asynchronous design and the test processor, this especially includes the generation of programs that realize the functional tests of the design. A methodology is introduced that generates the desired programs for the processor from a standard functional simulation of the design-under-test. Based on the generic concept, a framework including both a test processor implementation and the realization of the program generation is delivered. In order to evaluate the entire concept, this framework has been applied to functionally test an asynchronous arithmetic-logic-unit. In combination with additional experiments, conducted to determine the required resources, it has been shown that the introduced concept is a suitable approach to test asynchronous designs. N2 - Aufgrund von Problemen bei der Integration komplexer Systeme in nano-skalierten Technologien zeichnet sich in den letzten Jahren der Trend zum asynchronen Entwurf integrierter Schaltungen ab. Allerdings wird dieser Paradigmenwechsel neben dem Mangel an Entwurfswerkzeugen insbesondere durch Probleme beim Testen gehemmt. Diese Probleme ergeben sich aus der Ereignis-getriebenen Funktionsweise von asynchronen Schaltungen, deren Zeitverhalten durch Leitungs- und Gatterverzögerungen bestimmt wird. Da diese Verzögerungen von Umgebungsparametern wie Temperatur und Versorgungsspannung, aber auch von Prozessvariationen abhängen, führt dies zu Unbestimmtheit im Antwortverhalten eines asynchronen Prüflings. Da jedoch kommerzielle Testsysteme die Ausgaben eines Prüflings zu festgelegten Zeitpunkten erwarten, kann diese Unbestimmtheit dazu führen, dass ein asynchroner Prüfling als fehlerhaft deklariert wird, obwohl dieser richtige Ausgaben - allerdings zu unerwarteten Zeitpunkten - liefert. Hinzukommt, dass kommerzielle Hardwaretester nicht dazu konzipiert sind, auf vom Prüfling erzeugte Signalereignisse zu reagieren. Diese Fähigkeit ist jedoch Grundvoraussetzung für die Kommunikation mit einem asynchronen Prüfling mittels so genannter Handshake-Verfahren. Als Folge können selbst einfache Funktionaltests, die die reale Umgebung des Prüflings emulieren sollen, mit Standardtestern nicht durchgeführt werden. Diese Arbeit greift diese Problematik auf und liefert ein Konzept, das Funktionaltests für asynchrone Schaltungen ermöglicht. Dieses Konzept beruht auf einem speziellen Testprozessor, welcher generische Schnittstellen zur asynchronen Handshake-basierten Kommunikation mit dem Prüfling bereitstellt. Dadurch werden elastische Tests ermöglicht, die das statische Zeitverhalten konventioneller Tests vermeiden und folglich die reale Betriebsumgebung eines asynchronen Designs emulieren können. Neben der generischen Architektur des Testprozessors umfasst das Konzept auch eine Beschreibung, wie der Prozessor als Testwerkzeug etabliert werden kann. Zum einen muss dazu der Prüfling in die Testprozessorumgebung eingebettet werden. Dazu muss insbesondere eine Verbindung zwischen den Schnittstellen des Prüflings und des Prozessors hergestellt werden. Zum anderen werden für die Realisierung der durchzuführenden Funktionaltests Programme für den Testprozessor benötigt. Zu diesem Zweck wird eine Methodik vorgestellt, die aus einer Standardfunktionalsimulation ein entsprechendes Testprozessorprogramm generiert. Aufbauend auf dem generischen Konzept wird ein Framework beschrieben, das eine Implementierung des Prozessors sowie der Programmgenerierung beinhaltet. Zur Evaluierung des Konzepts wurde dieses Framework für den Funktionaltest eines asynchronen Designs angewendet. Zusammen mit weiteren Experimenten, die die benötigten Ressourcen bestimmen, konnte dadurch erfolgreich gezeigt werden, dass das Konzept ein geeignetes Verfahren für den Funktionaltest asynchroner Schaltungen darstellt. KW - Asynchrones Schaltwerk KW - Prüftechnik KW - Fehlererkennung KW - Asynchrone Schaltungen KW - Funktionaltest KW - Testprozessor KW - Transferprotokoll KW - Nichtdeterminismus KW - Asynchronous circuits KW - Functional test KW - Test processor KW - Transfer protocol KW - Nondeterminism Y1 - 2013 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-29643 ER - TY - THES A1 - Troya Chinchilla, Alfonso Luís T1 - Synchronization and channel estimation in OFDM - algorithms for efficient implementation of WLAN systems N2 - This Dissertation is a contribution to the design of the Synchronization and Channel Estimation algorithms in Wireless OFDM systems, paying special attention to their implementation. After investigation of the main impairments affecting OFDM in a wireless transmission, the Dissertation obtains solutions for all the blocks forming the so-called Inner Receiver. The IEEE 802.11a standard is taken in this work as a reference, since this is the first standard proposal in which OFDM is applied for wireless LAN with transmission rates of up to 54 Mbps. The low-power feature of our proposals has been demonstrated by designing an Integrated Circuit fully compatible with the IEEE 802.11a specifications. Results show that the power figures expected for our design are very competitive in comparison with the results reported by other research groups and companies working in this field. N2 - Diese Dissertation ist ein Beitrag zu der Entwicklung von Synchronisations- und Kanalschätzungsalgorithmen im Bereich der drahtlosen OFDM-Systeme, insbesondere im Hinblick auf ihre Implementierung. Nach einer detaillierten Untersuchung aller Beeinträchtigungen eines OFDM-Signals im Falle einer drahtlosen Übertragung, stellt die Dissertation Lösungen für die verschiedenen Bestandteile des sogenannten „Inner Receiver“ vor. Der Standard IEEE 802.11a wird in dieser Arbeit als Referenz genommen, da erstmalig OFDM als Übertragungstechnik in einem drahtlosen lokalen Netzwerksystem mit Übertragungsraten bis zu 54 Mbps eingesetzt wird. Der niedrige Energieverbrauch unserer Lösung wird durch die Entwicklung eines Chips (Integrierte Schaltung), welcher völlig kompatibel mit dem 802.11a Standard ist, demonstriert. Die Ergebnisse zeigen, dass die hier entwickelte Lösung konkurrenzfähig ist, und einem Vergleich mit publizierten Parametern anderer Entwickler standhält. KW - Drahtloses lokales Netz KW - OFDM KW - Übertragungskanal KW - Schätzung KW - Synchronisierung KW - VLSI @ IEEE 802.11 KW - HIPERLAN/2 KW - OFDM KW - Übertragungskanal KW - 802.11a KW - Kanalschätzung KW - HiperLAN2 KW - OFDM KW - Synchronisation Y1 - 2004 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-000000566 ER - TY - THES A1 - Maaser, Michael T1 - Design and realization of privacy guaranteeing means for context-sensitive systems T1 - Design und Realisierung privatsphärenschützender Mittel für kontextsensitive Systeme N2 - Privacy issues are becoming more and more important, especially since the cyber and the real world are converging up to certain extent when using mobile devices. Means that really protect privacy are still missing. The problem is, as soon as a user provides data to a service provider the user looses control over her/his data. The simple solution is not to provide any data but then many useful services, e.g., navigation applications, cannot be used. The dissertation addresses two aspects of privacy protection. The first aspect regards not producing private information if possible. Such unnecessary information are traces of access controlled service uses. Hence, one approach in this dissertation enables k-anonymous authorization for services uses. It equips the users of the system with trusted pseudonymous certificates reflecting their respective authorizations. Analogous to anonymous e-cash, the certificates are issued by a trusted authority with knowledge of the actual authorizations of an identified user. The certificates can be verified by any service supported by the trusted authority but without knowledge of the user’s identity. Not even the issuing authority is able to reveal the users identity from the pseudonym of a certificate. Hence, service usage cannot be tracked, neither by the service nor by the authority. This protects the privacy of service usage behavior of users. The second aspect of privacy protection is to remain in control over private data released to others. Temporary release of private data is essential to context-sensitive services, which rely on these context data to provide or improve added value. Therefore, the dissertation designs a Privacy Guaranteeing Execution Container (PGEC), which enables applications to access private user data and guarantees that the user data is deleted as soon as the service or application is finished. Basically, the concept is that the application obtains access to the user data in a specially protected and certified environment, the PGEC. The PGEC also restricts the communication between the application and the service provider to what is explicitly allowed by the service user. In addition to those means, the PGEC also implements countermeasures against malicious attacks such as modified host systems and covert channel attacks, which might be misusing CPU load to signal data out of the PGEC. Thus, the PGEC guarantees a “one time use” of the provided private data. N2 - Privatsphären- und Datenschutzfragen gewinnen immer mehr an Bedeutung. Vor allem seit die Cyber- und die reale Welt durch die Verwendung mobiler Geräte zu einem gewissen Grad konvergieren. Mittel, die tatsächlich die Privatsphäre schützen, fehlen noch immer. Das Problem ist: Sobald ein Benutzer seine Daten an einen Diensteanbieter übermittelt, verliert er die Kontrolle über seine Daten. Die einfachste Lösung wäre es, überhaupt keine Daten zu übermitteln. Dann können jedoch viele nützliche Dienste, z. B. Navigations-Anwendungen, nicht verwendet werden. Diese Dissertation adressiert zwei Aspekte des Privatsphärenschutzes. Der erste Aspekt betrifft die Nicht-Erzeugung privater Informationen wenn möglich. Solche unnötigen Informationen sind Nutzungsspuren an zugriffsbeschränkten Diensten. Deshalb ermöglicht ein Ansatz dieser Dissertation eine k-anonyme Zugangsberechtigung. Er stattet die Benutzer des Systems mit vertrauenswürdigen pseudonymisierten Zertifikaten aus, welche die entsprechende Autorisierung reflektieren. Analog zu anonymen e-Cash-Ansätzen werden die Zertifikate von einer vertrauenswürdigen Autorität mit Kenntnis über die tatsächlichen Berechtigungen identifizierter Nutzer ausgestellt. Die Zertifikate können von jedem Dienst mit Unterstützung der Autorität verifiziert werden, ohne die Identität des Benutzers zu kennen. Nicht einmal die ausstellende Autorität ist in der Lage, die Identität des Benutzers aus dem Pseudonym des Zertifikates zu ermitteln. Daher kann die Servicenutzung nicht nachverfolgt werden, weder durch den Dienst noch durch die Autorität. Dieses schützt die Privatsphäre des Dienstnutzungsverhaltens der Nutzer. Der zweite Aspekt des Privatsphärenschutzes ist, die Kontrolle über ausgegebene private Daten zu behalten. Die vorübergehende Herausgabe privater Daten ist unerlässlich für kontextsensitive Dienste, die auf solche Kontextdaten angewiesen sind, um den Mehrwert des Dienstes anzubieten oder zu erhöhen. Dazu wird in dieser Dissertation ein Privatsphären garantierender Ausführungscontainer (PGEC) entworfen, der Anwendungen den Zugriff auf private Nutzerdaten ermöglicht, dabei aber garantiert, dass die Nutzerdaten gelöscht werden, sobald der Dienst oder die Anwendung beendet ist. Im Grunde ist das Konzept, dass die Anwendung den Zugriff nur innerhalb einer speziell geschützten und zertifizierten Umgebung, dem PGEC, erhält. Der PGEC beschränkt außerdem die Kommunikation zwischen der Anwendung und dem Dienstanbieter auf das Maß, welches explizit durch den Dienstnutzer festgelegt wird. Zusätzlich zu diesen Mitteln wendet der PGEC Gegenmaßnahmen an gegen böswillige Angriffe, wie modifizierte Hostsysteme und Angriffe über verdeckte Kanäle, die zum Beispiel die CPU-Last missbrauchen könnten, um Daten aus dem PGEC herauszuschleusen. Damit garantiert der PGEC eine “Einmalnutzung” der herausgegebenen privaten Daten. KW - Digital Rights Management KW - Datenschutzfreundliche Techniken KW - Anonymität KW - DRM KW - Dateneinmalnutzung KW - Privacy enhancing techniques KW - Anonymity KW - DRM KW - One-time-use of data Y1 - 2010 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-19596 SN - 978-3-8322-9448-9 ER - TY - THES A1 - Ortmann, Steffen T1 - Definition and configuration of reliable event detection for application in wireless sensor networks T1 - Definition und Konfiguration zuverlässiger Ereigniserkennung zur Anwendung in drahtlosen Sensornetzen N2 - Ubiquitous systems based on wireless sensor networks will amazingly increase our quality of life. These systems are to be deployed in large areas with high density where hundreds or thousands of nodes are used. Certainly that demands to use low cost devices with limited resources, which in turn are prone to faulty behaviour. This work introduces a novel concept for wireless sensor network configuration considering fault tolerance, energy efficiency and convenience as primary goals while being tailored to user needs. It allows to ignore low-level details like node resources, network structures, node availability etc. and enables the programmer to work on a high abstraction level, namely the event itself including event related constraints. The definition of events characterising real world phenomena is of prominent use in sensor networks. The presented concept autonomously configures and monitors events, even if it requires to organise collaboration between nodes to deliver the results. The contribution of this work is threefold. An intuitive XML-based ESL simplifies event configuration to a level that is even suitable for non-professionals. It features hardware independent description elements to define complex phenomena and enhances these by tailor-made voting schemes and application constraints. Based on that, a novel, fully decentralised mechanism to autonomously set up distributed event detection called EDT and a cost efficient means to maintain such EDT, are presented. EDTs can be efficiently constructed on every device by using a tiny generating finite state machine requiring eight states only. It enables every node to self-divide event queries according to its own resources and self-adapt to the tasks assigned. Simultaneously, the EDT provides the interface for efficient collaboration using a lease-based publish/subscribe approach. The simulations clearly show that this concept works well and the applied collaboration scheme outperforms even idealised acknowledgement-based approaches. On top of the EDT, a means is developed that enhances the reliability of detection beyond the scope of Boolean event decision. It examines behavioural trends in sensor readings to indicate the significance of actual measurements in relation to the configured event. Measured data is investigated in detail to finally attach a significance indicator "is" to each event. This automatically generated indicator shall support users or overlaying systems in decision-making. In the example scenario based on data of real test cases, the "is" indicates a flaming fire 88 seconds and a smouldering fire 48 seconds before the threshold-based method triggers the alarm. N2 - Drahtlose Sensornetze stellen eine Informationstechnologie dar, deren ubiquitäre Verwendung unsere zukünftige Lebensweise entscheidend beeinflussen und verbessern kann. Der massenhafte Einsatz solcher Systeme bedingt strengste Einschränkungen in Kosten und Ressourcen und führt damit zu einer verringerten Zuverlässigkeit der einzelnen Sensorknoten und des gesamten Sensornetzes. Diese Arbeit führt ein neuartiges Konzept zur Konfiguration von drahtlosen Sensornetzen ein. Die Schwerpunkte liegen dabei auf Fehlertoleranz und Energieeffizienz unter besonderer Berücksichtigung von Verbraucherfreundlichkeit und Komplexität. Es erlaubt dem Nutzer auf einem hohen Abstraktionsniveau zu arbeiten, ohne niedrigstufige Details wie Sensor-Ressourcen, Netzwerkstrukturen, Verfügbarkeit der Knoten usw. beachten zu müssen. Die Beschreibung physikalischer Phänomene als Events findet breite Anwendung bei der Programmierung von Sensornetzen. Das vorgestellte Konzept konfiguriert und beobachtet einmalig definierte Events vollautomatisch, auch wenn dazu kooperative Beziehungen zwischen verschiedenen Sensorknoten notwendig sind. Die Arbeit besteht aus 3 Hauptteilen. Eine intuitive auf XML basierende Sprache zur Definition von Events vereinfacht die Konfiguration der Sensornetze auf ein Niveau, das auch für konventionelle Nutzer angemessen ist. Es besitzt hardware-unabhängige Elemente zur Definition von komplexen Phänomenen (Events) und erweitert diese durch maßgeschneiderte Verfahren zum Mehrheitsentscheid (Voting) und verfeinerte Ausführungsbedingungen. Darauf aufbauend wird ein neuartiger, komplett dezentraler Mechanismus zur autonomen verteilten Event Erkennung, genannt Event Entscheidungsbaum (EDT), vorgestellt. EDTs werden auf sehr effiziente Weise auch auf kleinsten Geräten durch einen generierenden endlichen Automaten mit lediglich acht Zuständen erstellt und verwaltet. Der EDT ermöglicht es jedem Sensorknoten, sich auf Grundlage seiner verfügbaren Ressourcen die übermittelten Aufgaben selbstständig einzuteilen und zu konfigurieren. Gleichzeitig bildet er die Schnittstelle für effiziente Zusammenarbeit zwischen mehreren Knoten mittels eines Lease-basierten Publish/Subscribe Verfahrens. Die Aufwandsschätzungen und Simulationen zeigen deutlich, dass dieses Verfahren sehr effizient arbeitet und sogar idealisierte auf Bestätigungen (Acknowledgements) basierende Verfahren deklassiert. Zusätzlich wurde ein Verfahren entwickelt und getestet, das die Zuverlässigkeit in der Erkennung von Events über die üblichen, auf Schwellwerten basierenden, Methoden hinaus steigern kann. Es untersucht den Trend vergangener Messwerte um die Relevanz aktueller Messwerte in Relation zum Event zu ermitteln. Daraus ergibt sich ein Indikator für die Signifikanz des Messwerts ("is"). Dieser automatisch generierbare Indikator soll Nutzer oder höherrangige Systeme bei Entscheidungen und weiteren Aktionen unterstützen. In der vorgestellten Beispielanwendung, die auf Daten aus realen Testläufen basiert, indiziert "is" ein flammendes Feuer 88 Sekunden und einen Schwelbrand 48 Sekunden vor den auf Schwellwerten basierten Methoden, die erst entsprechend später einen Alarm auslösen. KW - Drahtloses Sensorsystem KW - Zuverlässigkeit KW - Zuverlässigkeit KW - Ereigniserkennung KW - Verbraucherfreundlichkeit KW - Drahtlose Sensornetze KW - Reliability KW - Event detection KW - Usability KW - Wireless Sensor Networks Y1 - 2010 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-19602 SN - 978-3-8322-9445-8 ER - TY - THES A1 - Glišić, Srđan T1 - Design of fully integrated 60 GHz OFDM transmitter in SiGe BiCMOS technology T1 - Entwurf eines vollintegrierten 60 GHz OFDM Senders in SiGe BiCMOS Technologie N2 - The goal of this thesis is the analysis of the challenges and finding solutions for the design of mm-wave transceivers. The work presented here is focused on design of transmitter (TX) components, which are critical for the performance of the whole analog front-end. Phase-locked loop (PLL) phase noise is optimized, an image-rejection filter and a high 1 dB compression point (P1dB) power amplifier (PA) are designed. The PLL phase noise optimization is presented and different PLL topologies are compared. A new optimized recipe for calculating PLL parameters of a forth order PLL is presented. Using this approach the spurious sidebands can be reduced by up to 10 dB. The image-rejection filter chapter analyzes the challenges related to the design of the integrated image–rejection filter. The analysis presented here is the first on integrated filters for the 60 GHz band, because the previously published work dealt with on-board filters. The main problems related to the design of integrated filters arise from the low quality factor of the integrated resonators. The effects are high insertion loss and low selectivity. Two measures to reduce the insertion loss of the image–rejection filters were suggested. One is to design the filter as broadband. This measure deteriorates selectivity, so the minimum required image–rejection will limit the width of the passband. The second measure is to design the filter as broadband with non-equidistant transmission zeros (i.e. asynchronously tuned filter). This measure will improve both the insertion loss and the image–rejection. The challenges related to the design of mm-wave PAs with high P1dB are analyzed and the procedure of the PA design is presented. The difficulties related to the PA design and layout are discussed and optimum solutions presented. Limits of different power combining techniques for integrated PAs are discussed. Effects of poor on-chip ground connection are analyzed. Different causes for P1dB degradation are analyzed. The produced PA features a differential cascode topology. The layout is symmetrical and presents a virtual ground on the symmetry line for the differential signal. The optimized schematic and a symmetrically drawn layout resulted in a 17 dBm measured P1dB. It was the highest reported P1dB in 60 GHz SiGe PAs when it was published. The fully integrated TX was used for data transmission with data rate of 3.6 Gbit/s (with coding 4.8 Gbit/s) over 15 meters. This is the best result in the class of 60 GHz AFEs without beamforming. N2 - Das Ziel dieser Arbeit ist die Analyse der Anforderung an mm-Wellen Funksysteme und das Aufzeigen von Lösungswegen zum erfolgreichen Entwurf solcher integrierten Systeme in SiGe Technologie. In der hier vorgelegten Arbeit untersuchte ich schwerpunktmäßig den Entwurf von Sender Komponenten, welche entscheidend für die Leistungsfähigkeit des gesamten HF-Funksystems sind. Das Phasenrauschen der Phasenregelschleife (PLL) wurde optimiert, Spiegelfrequemzfilter und Leistungsverstärker mit hohem 1 dB Kompressions-Punkt (P1dB) wurden entworfen und als integriertes Senderchip hergestellt. Es werden hier Verfehren zur Optimierung des PLL Phasenrauschens dargestellt und verschiedene PLL Topologien verglichen. Ein neues optimiertes Verfahren zur Berechnung der Parameter einer PLL vierter Ordnung wird vorgestellt. Die Anwendung dieses Verfahrens ermöglichte es, die unerwünschten PLL Seitenbänder um bis 10 dB zu verringen. Im Kapitel Spiegelfrequenzfilter werden die Herausforderungen an den Entwurf von integrierten Spiegelfrequenzfiltern analysiert. Die hier dargestellte Analyse ist die erste für integrierte Filter im 60 GHz Frequenzbereich. Bisherige Veröffentlichungen basierten auf Dünnfilmtechnologiefilter. Die Hauptprobleme bezüglich des Entwurfs integrierter Filter basieren auf dem geringen Gütefaktor der integrierbaren Resonatoren. Die Folgen sind hohe Durchgangsdämpfung und geringe Selektivität. Zwei Methoden zur Verringerung der Durchgangsdämpfung werden dargestellt. Eine besteht im Entwurf dieser Filter als Breitbandfilter. Diese Methode verringert die Selektivität, so dass die minimal geforderte Unterdrückung der Spiegelfrequenz die Bandbreite begrenzt. Die zweite Methode besteht darin, den Filter als Breitband mit nicht-äquidistanten Transmissions-Nullstellen zu entwerfen. Diese Methode verbessert gleichzeitig die Durchgangsdämpfung und die Unterdrückung der Spiegelfrequenz. Die Anforderungen an den Entwurf von mm-Wellen Leistungsverstärkern mit hohem P1dB werden analysiert und ein Entwurfsverfahren für einen Leistungsverstärker wird dargelegt. Die Schwierigkeiten bezüglich des Designs und Layoutentwurfs des Leistungsverstärkers werden diskutiert und optimierte Lösungswege werden dargestellt. Die Grenzen verschiedener Richtkopplungstechniken für integrierte Leistungsverstärker werden präsentiert. Die Effekte schwacher Masseverbindungen auf dem Chip werden analysiert. Verschiedene Ursachen für P1dB Degradation werden untersucht. Der hergestellte Leistungsverstärker hat eine differentielle Kaskode Topologie. Sein Layout ist symmetrisch und besitzt eine virtuelle Masse an der Symmetrielinie für das differentielle Signal. Das optimizierte Schaltbild und das symmetrisch entworfene Layout führten zu einem gemessenen P1dB von 17 dBm. Das war der höchste bisher veröffentlichte P1dB bei 60 GHz für einen Leistungsverstärker in SiGe Technologie, als die Meßergebnisse publiziert wurden. Der vollintegrierter Sender wurde für eine Datenübertragung über 15 m mit einer Datenrate von 3,6 Gbit/s (mit Kodierung 4,8 Gbit/s) verwendet. Das ist das beste Ergebnis in der Klasse der 60 GHz Funksysteme ohne Beamforming. KW - OFDM KW - Hochfrequenztechnik KW - Sender KW - 60 GHz KW - Leistungsverstärker KW - SiGe KW - OFDM KW - Transmitter KW - 60 GHz KW - Power Amplifier KW - SiGe KW - OFDM Y1 - 2010 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22062 ER - TY - THES A1 - Krstic, Milos T1 - Request-driven GALS technique for datapath architectures N2 - In this thesis a novel Globally Asynchronous Locally Synchronous (GALS) technique applicable to wireless communication systems and generally to datapath architectures is presented. The proposed concept is intended for point-to-point communication with very intensive but bursty data transfer. This concept is based on a request-driven operation of locally synchronous modules. The key idea is that a module can use the input request signal as its clock while receiving a burst of data. The developed GALS technique is applied to the design of an IEEE 802.11a compliant baseband processor with the aim to alleviate the problems of system integration, power consumption and electro-magnetic interference. The GALS design was compared with a synchronous version of the baseband processor. In our experimental setup we have measured a 1% reduction in dynamic power consumption, 30% reduction in instantaneous supply voltage variations, and 5 dB reduction in spectral noise. N2 - In dieser Doktorarbeit wird eine global asynchrone, lokal synchrone (GALS) Technik, die auf drahtlose Kommunikationssysteme und im Allgemeinen auf Datenpfad-Architekturen anwendbar ist, dargestellt. Das vorgeschlagene Konzept ist für Punkt-zu-Punkt organisierte Strukturen mit sehr intensiver, aber Block organisierter Datenübertragung vorgesehen. Dieses Konzept basiert auf einem Request-driven Betrieb der lokalen synchronen Blöcke. Die Schlüsselidee ist, dass ein Modul das Request-Signal als Taktsignal beim Empfangen eines Blocks von Daten benutzen kann. Die entwickelte GALS-Technik wird auf das Design eines IEEE 802.11a kompatiblen Basisbandprozessors angewendet, um die Probleme System-Integration, Leistungsaufnahme und elektromagnetische Störung zu vermindern. Das GALS-Design wird mit einer synchronen Version des Basisbandprozessors verglichen. Unsere Messungen ergaben eine Verringerung des dynamischen Energieverbrauchs um 1%, eine Verringerung von Versorgungsspannungs-Schwankungen um 30% und eine Reduktion des spektralen Rauschens um 5 dB. KW - GAL KW - GALS KW - Systemintegration KW - Asynchroner Entwurf KW - EMI KW - BIST Y1 - 2006 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-000000888 ER - TY - THES A1 - Wang, Li T1 - Millimeter-wave Integrated Circuits in SiGe:C Technology T1 - Integrierte Millimeterwellenschaltungen in SiGe:C Technologie N2 - During the last decades the research and implementation of integrated circuits in W-band (Frequencies from 75 GHz to 111 GHz) or frequencies beyond were mainly dominated by GaAs technologies due to their high-performance devices. However, the low-cost requirement of commercial consumer products limits the application of GaAs technologies. Recently, the advents of 200 GHz fT SiGe:C technologies pave the way for realizing the millimeter-wave circuits with their lower cost and excellent performance. This work is focused on the design and implementation of circuits in IHP's low-cost SiGe:C technology at W-band and frequencies beyond. Different types of high-speed frequency dividers as benchmarking circuits are designed and measured to show the speed and power performance of the SiGe technology in this work. Furthermore, this work includes the design and implementation of 77 GHz/79 GHz automotive radar front-end circuits. The results are compared with the state-of-the-art to demonstrate the performance of the circuit and technology. The aim is to show the design techniques and the possibility of adopting IHP's low-cost SiGe:C technology to realize high performance circuits for high-speed applications such as future automotive radar system. N2 - Aufgrund der hochleistungsfähigen Bauelemente wurde in den letzten zehn Jahren die Implementierung von integrierten Schaltungen im W-Band (Frequenzen von 75 GHz bis 111 GHz) und auch bei darüber liegenden Frequenzen hauptsächlich von GaAs-Technologien dominiert. Jedoch begrenzt die Forderung nach niedrigen Kosten von Konsumgütern die Anwendung dieser GaAs Technologien. Vor kurzem zeigte das Aufkommen von 200 GHz SiGe:C Technologien den Weg zur Verwirklichung von Millimeterwellenschaltungen mit geringen Kosten und exzellenter Leistung. Diese Arbeit konzentriert sich auf die Entwicklung und Implementierung von Schaltungen in der kostengünstigen SiGe:C Technologie des IHP im W-Band und bei noch höheren Frequenzen. Unterschiedliche Typen von schnellen Frequenzteilern wurden entwickelt und gemessen, um die Leistungsfähigkeit der SiGe Technologie bezüglich Geschwindigkeit und Leistungsverbrauch nachzuweisen. Weiterhin beinhaltet die Arbeit das Design und die Implementierung von 77 GHz / 79 GHz Radar Frontend-Schaltungen. Die Ergebnisse werden verglichen mit dem neuesten Stand der Forschung, um die Leistungsfähigkeit der Schaltungen und der Technologie zu demonstrieren. Das Ziel ist es, Design-Techniken aufzuzeigen und es damit zu ermöglichen, die kostengünstige IHP-SiGe:C-Technologie für die Herstellung von sehr leistungsfähigen Schaltungen für Hochgeschwindigkeitsanwendungen wie zukünftige Auto-Radar-Systeme zu verwenden. KW - Integrierte Mikrowellenschaltung KW - Silicium KW - Germanium KW - MMiC KW - Integrierte Millimeterwellenschaltung KW - Millimeter-wave KW - IC KW - SiGe KW - HBT KW - W-band Y1 - 2008 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-5993 ER -