TY - THES A1 - Lopacinski, Lukasz T1 - Improving goodput and reliability of ultra-high-speed wireless communication at data link layer level T1 - Verbesserung des Durchsatzes und der Zuverlässigkeit von drahtlosen Ultrahochgeschwindigkeitskommunikationen auf data link layer Ebene N2 - The design of 100 Gbps wireless networks is a challenging task. A serial Reed-Solomon decoder at the targeted data rate has to operate at ultra-fast clock frequency of 12.5 GHz to fulfill timing constraints of the transmission. Receiving a single Ethernet frame on the physical layer may be faster than accessing DDR3 memory. Moreover, data link layer of wireless systems has to cope with high bit error rate (BER). The BER in wireless communication can be several orders of magnitude higher than in wired systems. For example, the IEEE 802.3ba standard for 100 Gbps Ethernet limits the BER to 1e-12 at the data link layer. On the contrary, the BER of high-speed wireless RF-frontend working in the Terahertz band might be higher than 1e-3. Performing forward error correction on the state of the art FPGA (field programmable gate arrays) and ASICs requires a highly parallelized approach. Thus, new processing concepts have to be developed for fast wireless communication. Due to the mentioned factors, the data link layer for the wireless 100G communication has to be considered as new research, and cannot be adopted from other systems. This work provides a detailed case study about 100 Gbps data link layer design with the main focus on communication reliability improvements for ultra-high-speed wireless communication. Firstly, constraints of available hardware platforms are identified (memory capacity, memory access time, and logic area). Later, simulation of popular techniques used for data link layer optimizations are presented (frame fragmentation, frames aggregation, forward error correction, acknowledge frame compression, hybrid automatic repeat request, link adaptation, selective fragment retransmission). After that, data link layer FPGA accelerator processing ~116 Gbps of user data is presented. At the end, ASIC synthesis is considered and detailed statistics of consumed energy per bit are introduced. The research includes link adaptation techniques, which optimize goodput and consumed energy according to the channel BER. To the author’s best knowledge, it is the first published data link layer implementation dedicated for 100 Gbps wireless communication shown anywhere in the world. N2 - Das Entwerfen von drahtlosen 100 Gbps Netzwerken ist eine herausfordernde Aufgabe. Ein serieller Reed-Solomon-Decodierer für die angestrebte Datenrate muss mit einer ultra hohen Taktfrequenz von 12,5 GHz arbeiten, um die Zeitbegrenzungen der Übertragung zu erfüllen. Das Empfangen eines einzelnen Ethernet Frames auf der physischen Ebene kann schneller ablaufen, als der Zugriff auf den DDR3 Speicher. Darüber hinaus muss der Data-Link-Layer der drahtlosen Systeme mit einer hohen Bitfehlerrate (BER) arbeiten. Die BER in der drahtlosen Kommunikation kann um mehrere Größenordnungen höher liegen, als in drahtgebundener Kommunikation. Der IEEE 802.3ba Standard für 100 Gbps Ethernet, zum Beispiel, limitiert die BER auf 1e-12 auf dem Data-Link-Layer. Die BER von drahtlosen Hochgeschwindigkeits-RF-Frontends, die im Terahertz-Band arbeiten, kann hingegen höher sein, als 1e-3. Um Forward-Error-Correction auf aktuellsten FPGA zu betreiben, benötigt man einen höchst parallelisierten Ansatz. Daher müssen neue Verarbeitungskonzepte für schnelle drahtlose Kommunikation entwickelt werden. Aufgrund dieser genannten Fakten, und da er auch nicht von anderen Systemen übernommen werden kann, sollte der Data-Link-Layer für die drahtlose 100G Kommunikation als neue Forschung in Betracht gezogen werden. Diese Dissertation liefert eine detaillierte Fallstudie über ein 100 Gbps Data-Link-Layer Design, wobei der Hauptfokus auf der Verbesserung der Zuverlässigkeit für drahtlose Ultra-Hochgeschwindigkeits-Kommunikation liegt. Zuerst werden die Beschränkungen der verfügbaren Hardware-Plattformen identifiziert (Speicherkapazität, Speicherzugriffszeit und die Anzahl logischer Zellen). Später werden bekannte Verfahren für die Data-Link-Optimierung vorgestellt. Danach werden Simulationen der populären Techniken für den Data-Link-Layer vorgestellt. Außerdem wird ein FPGA Beschleuniger gezeigt, welcher auf dem Data-Link-Layer 116 Gbps an Benutzerdaten verarbeitet. Am Ende wird die ASIC-Synthese betrachtet und eine detaillierte Statistik der verbrauchten Energie gezeigt. Diese Forschung umfasst Verbindungs-Anpassungstechniken, welche den Durchsatz und die verbrauchte Energie optimieren. KW - Data link layer KW - Goodput KW - Field programmable gate array KW - Application specific integrated circuit KW - Forward error correction KW - Sicherungsschicht KW - Datendurchsatz KW - Feld programmierbare Gatter-Anordnung KW - Anwendungsspezifische integrierte Schaltung KW - Vorwärtsfehlerkorrektur KW - Funknetz KW - Hardwareentwurf KW - Verbindungsschicht Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-41272 ER - TY - THES A1 - Panić, Goran T1 - A methodology for designing low power sensor node hardware systems T1 - Eine Methodik für den Entwurf energieeffizienter Hardware-Systeme für Sensorknoten N2 - The design of embedded sensor node hardware systems is a challenging task driven by the increasing demands for low power, high efficiency, low cost and small size. These unique requirements make the usage of off-the-shelf general purpose microcontrollers fairly inefficient. For many wireless sensor network applications, the design of a dedicated low power sensor node microcontroller is the only way to answer specific application requirements. According to the trends in device, process and design technology, the development of sensor node devices is relying on a cheap planar bulk-CMOS technology, where power consumption is dominated by static power loss caused by high leakage currents. To keep the power at acceptable level, designers are compelled to apply the methodologies based on advanced low power techniques that target both static and dynamic power in the chip. The decisions made early in design phase are likely to determine the energy efficiency of the final design. Therefore, the choice of power saving strategy is the key challenge in designing energy-efficient sensor node hardware. This work presents a methodology that assists designers meeting the critical design decisions regarding power, early in the design process. The presented methodology extracts the activity profiles of single system components and applies them in the developed models for energy estimation of particular low power implementation. The energy estimation models account for the energy overhead introduced by specific low power techniques, enabling comprehensive exploration of system’s energy efficiency in a given application scenario. Special attention is paid to the methodology utilization in typical wireless sensor network applications. Accordingly, the examples of activity profiling in wireless sensor node systems are presented. The proposed methodology is integrated within a power-driven design flow and applied to the design of an embedded sensor node microcontroller. This methodology is used to perform the cross comparison of alternative low power implementations for the target system architecture. The implementation relying on concurrent clock and power gating is selected as the most energy efficient and consequently realised. Power switching cells and power control logic have been designed and characterized. Also, the final system architecture, basic system components and applied design process are described. Finally, the developed power-gated sensor node microcontroller is implemented, fabricated and successfully tested. The chip measurements results are presented and analyzed. The analysis of different low power approaches applied to the target system architecture has shown large impact of clock gating on the system energy. In a given application scenario, the clock gating implementation has reduced 72 times the dynamic energy and 12 times the total energy of the system. The implementation of power gating technique has gained 2.8 times reduction of the leakage energy and 2 times reduction of the total system energy compared to the clock gating only implementation. The analysis of two alternative power gating approaches has emphasized the significance of partitioning in power-gated design. A heuristic partitioning that combines two specific blocks having successive activity phases into a single power domain, thereby reducing design complexity and chip area, has been shown to have positive impact on the energy efficiency of the target design. N2 - Das Design von eingebetteten Hardware-Systemen für Low-Power-Sensorknoten ist eine anspruchsvolle Aufgabe, die durch stetig steigende Anforderungen an geringe Leistungsaufnahme, niedrige Kosten, hohe Performance und hohe Energieeffizienz getrieben wird. Aus diesem Grund ist die Verwendung von Off-the-Shelf Mikrocontrollern sehr ineffizient. Für viele drahtlose Sensornetzwerkanwendungen ist die Integration dedizierter Low-Power-Mikrocontroller der einzige Weg die spezifischen Anwendungsanforderungen entsprechend zu erfüllen. Die technologischen Trends in der Fertigung von Sensorknoten auf Basis von Standard-CMOS-Technologien führen zu einem zunehmend dominierenden Anteil an Leckströmen bei der gesamten Leistungsaufnahme. Um die Leistungsaufnahme auf einem akzeptablen Niveau zu halten sind Hardwareentwickler gezwungen, fortschrittliche Methoden und Low-Power Techniken einzusetzen, die sowohl die statische als auch die dynamische Leistungsaufnahme der Hardware reduzieren. Dabei bestimmen viele Design-Entscheidungen in der frühen Phase des Hardwareentwurfes maßgeblich die Energieeffizienz des endgültigen Produktes. Daher stellt die Wahl der richtigen Energiesparstrategie die zentrale Herausforderung zum Entwurf energie-effizienter Sensorknoten-Hardware dar. Diese Arbeit stellt eine Entwurfsmethodik für energieeffiziente Low-Power Hardware vor, die den Designer bereits frühzeitig im Designprozess bei kritischen Entscheidungen unterstützt. Die hier vorgestellte Methode extrahiert Aktivitätsprofile einzelner Systemkomponenten und verwendet diese als Grundlage zur Modellierung und Abschätzung der Leistungsaufnahme ausgewählter Low-Power Implementierungen. Die entwickelten Modelle ermöglichen eine Abschätzung des Energieaufwands der verschiedenen Implementierungen im Hinblick auf die einzelne Komponente und auf die zu erwartende Energieeffizienz des Gesamtsystems für das jeweilige Anwendungsszenario. In der vorliegenden Arbeit wird besonderes Augenmerk auf die Anwendung der Entwurfsmethodik für typische drahtlose Sensornetzwerkanwendungen gelegt. Daher werden konkrete Anwendungsbeispiele für die Erstellung von Aktivitätsprofilen von drahtlosen Sensorknoten eingeführt. Die vorgeschlagene Methodik ist in einem Low-Power Entwurfsprozess integriert und wird zur Implementierung eines eingebetteten Sensorknoten angewendet. Dabei erlaubt die Methodik zwischen alternativen Low-Power-Implementierungen für die Architektur des Zielsystems zu wählen. Als Anwendungsbeispiel wird die Umsetzung einer kombinierter Clock- und Power-Gating Architektur mit der besten Energieeffizienz im gegebenen Anwendungsszenario aufgezeigt und auf das Zielsystem angewendet. Die Konstruktion und Charakterisierung der dafür benötigten Power-Gating-Zellen und der zugehörigen Kontrolllogik, die zur Umsetzung erforderlich sind, werden ausführlich dargestellt. Die finale Systemarchitektur, die Grundkomponenten des Systems und der angewandte Entwurfsprozess werden ebenso beschrieben. Der mit der vorgestellten Methodik entworfene Mikrocontroller wurde in Standard-CMOS Technologie gefertigt und getestet. Die damit erzielten Ergebnisse der Funktionstests und der Messungen zur Leistungsaufnahme der gefertigten Chips werden präsentiert und ausgewertet. Die Analyse der verschiedenen Low-Power Ansätze, die auf die Zielsystem-Architektur angewendet wurden, zeigte insbesondere beim Clock-Gating einen erheblichen Einfluss auf die benötigte Energie. Im spezifischen Anwendungsszenario führte das Clock-Gating zu einer Verbesserung der dynamischen Energie um den Faktor 72 und eine Verbesserung der Gesamtenergie des Systems um den Faktor 12. Die Anwendung der Power-Gating Technik resultierte in einer 2.8-fachen Verbesserung der Leckstromenergie und eine Halbierung der Energie des Gesamtsystems im Vergleich mit einer Implementierung in der nur Clock-Gating angewendet wurde. Die Analyse von zwei alternativen Anwendungen der Power-Gating-Technik in der untersuchten Anwendung unterstrich die Bedeutung der Partitionierung bei Verwendung der Power-Gating Technik. Eine Kombination von zwei spezifischen Blöcken mit aufeinander folgenden Aktivitätsphasen, die zuvor in einer getrennten Power Domains waren, in eine gemeinsame Power-Insel, reduzierte die Designkomplexität und die benötigte Chipfläche. Darüber hinaus führte dies zu positiven Auswirkungen auf die Energieeffizienz des Designs. KW - Wireless sensor networks KW - Sensor node KW - Low power design KW - Power gating KW - ASIC KW - Drahtlose Sensornetze KW - Sensorknoten KW - Energieeffizientes Design KW - Stromspartechniken KW - Chipdesign KW - Drahtloses Sensorsystem KW - Mikroprozessor KW - Eingebettetes System Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33376 ER - TY - THES A1 - Wang, Li T1 - Millimeter-wave Integrated Circuits in SiGe:C Technology T1 - Integrierte Millimeterwellenschaltungen in SiGe:C Technologie N2 - During the last decades the research and implementation of integrated circuits in W-band (Frequencies from 75 GHz to 111 GHz) or frequencies beyond were mainly dominated by GaAs technologies due to their high-performance devices. However, the low-cost requirement of commercial consumer products limits the application of GaAs technologies. Recently, the advents of 200 GHz fT SiGe:C technologies pave the way for realizing the millimeter-wave circuits with their lower cost and excellent performance. This work is focused on the design and implementation of circuits in IHP's low-cost SiGe:C technology at W-band and frequencies beyond. Different types of high-speed frequency dividers as benchmarking circuits are designed and measured to show the speed and power performance of the SiGe technology in this work. Furthermore, this work includes the design and implementation of 77 GHz/79 GHz automotive radar front-end circuits. The results are compared with the state-of-the-art to demonstrate the performance of the circuit and technology. The aim is to show the design techniques and the possibility of adopting IHP's low-cost SiGe:C technology to realize high performance circuits for high-speed applications such as future automotive radar system. N2 - Aufgrund der hochleistungsfähigen Bauelemente wurde in den letzten zehn Jahren die Implementierung von integrierten Schaltungen im W-Band (Frequenzen von 75 GHz bis 111 GHz) und auch bei darüber liegenden Frequenzen hauptsächlich von GaAs-Technologien dominiert. Jedoch begrenzt die Forderung nach niedrigen Kosten von Konsumgütern die Anwendung dieser GaAs Technologien. Vor kurzem zeigte das Aufkommen von 200 GHz SiGe:C Technologien den Weg zur Verwirklichung von Millimeterwellenschaltungen mit geringen Kosten und exzellenter Leistung. Diese Arbeit konzentriert sich auf die Entwicklung und Implementierung von Schaltungen in der kostengünstigen SiGe:C Technologie des IHP im W-Band und bei noch höheren Frequenzen. Unterschiedliche Typen von schnellen Frequenzteilern wurden entwickelt und gemessen, um die Leistungsfähigkeit der SiGe Technologie bezüglich Geschwindigkeit und Leistungsverbrauch nachzuweisen. Weiterhin beinhaltet die Arbeit das Design und die Implementierung von 77 GHz / 79 GHz Radar Frontend-Schaltungen. Die Ergebnisse werden verglichen mit dem neuesten Stand der Forschung, um die Leistungsfähigkeit der Schaltungen und der Technologie zu demonstrieren. Das Ziel ist es, Design-Techniken aufzuzeigen und es damit zu ermöglichen, die kostengünstige IHP-SiGe:C-Technologie für die Herstellung von sehr leistungsfähigen Schaltungen für Hochgeschwindigkeitsanwendungen wie zukünftige Auto-Radar-Systeme zu verwenden. KW - Integrierte Mikrowellenschaltung KW - Silicium KW - Germanium KW - MMiC KW - Integrierte Millimeterwellenschaltung KW - Millimeter-wave KW - IC KW - SiGe KW - HBT KW - W-band Y1 - 2008 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-5993 ER - TY - THES A1 - Skoncej, Patryk T1 - Investigation of methods for increasing the reliability of highly integrated non-volatile memories on system level T1 - Untersuchungen und Verfahren zur Zuverlässigkeitserhöhung von integrierten NVM Speichern auf Systemebene N2 - Conventional semiconductor memories are facing many challenges concerning their yield, reliability, testability, and manufacturability as the feature size decreases. Although they are used in the vast majority of electronic devices, their applicability for upcoming digital systems is questionable. On the other hand, due to unprecedented development of mobile devices even faster, denser, and more power-efficient semiconductor memories are required. As a consequence, many researchers and system designers are seeking new memory solutions. The greatest attention is paid to solid-state, non-volatile memories (NVMs) such as PCRAMs, MRAMs/STT-MRAMs, FeRAMs, and RRAMs. Due to their promising features like non-volatility, low-power consumption, and great scalability they are expected to meet the challenging demands of future digital systems. Unfortunately, despite all advantages they offer, emerging NVMs pose some peculiar characteristics like limited endurance, variable data retention time, or vulnerability to external factors. On top of that, they are still in early-maturity state where their fabrication processes are not of high quality and are prone to high variations. Because of that, emerging NVMs may suffer from permanent faults which can occur right after production or in the field, during their operational time. As a consequence, the reliability of new memory technologies requires special management and great improvement. The thesis introduces system-level approach aimed at comprehensive reliability management of existing and emerging NVMs. It presents novel on-line repair techniques which focus on specific issues of NVMs. The block-level repair manages post-production faults in the memory array. The word-level repair aims at hard faults caused by wear-out memory cells. Finally, the error-correcting code with increased hard-error correction capability handles soft and hard errors in the memory array. Because proposed techniques are based on similar principles, they can be combined into a consistent system. Depending on the way how they are connected, different repair schemes can be achieved. Moreover, by merging them into the system a synergistic effect can be produced where the achieved memory reliability improvement is greater than the sum of reliability improvements achieved with their standalone implementations. Further in the thesis, such a consistent repair system is presented. Next, its effectiveness, repair capabilities, and applicability for an embedded system are evaluated. In addition, the achieved synergistic effect is described and quantified N2 - Konventionelle Halbleiterspeicher stehen vor vielen Herausforderungen bezüglich. ihrer Fertigungsausbeute, Zuverlässigkeit, Testbarkeit sowie der Herstellbarkeit bei immer weiter sinkenden Strukturgrößen. Obwohl sie in der überwiegenden Mehrzahl elektronischer Geräte verwendet werden, ist ihre Anwendbarkeit für zukünftige digitale Systeme fraglich. Auf der anderen Seite sind durch die beispiellose Verbreitung mobiler elektronischer Geräte sogar schnellere und energieeffizientere Halbleiterspeicher mit wachsenden Speicherkapazitäten erforderlich. Als Konsequenz suchen viele Forscher und Systementwickler nach neuen Speicherlösungen. Das größte Augenmerk liegt dabei auf integrierten, nichtflüchtigen Speichern (NVMs) wie PCRAMs, MRAMs/STTMRAMs, FeRAMs und RRAMs. Aufgrund ihrer vielversprechenden Eigenschaften wie Nichtflüchtigkeit, niedriger Energieverbrauch und gute Skalierbarkeit, könnten sie die anspruchsvollen Anforderungen an zukünftige digitale Systeme erfüllen. Leider haben diese neuen NVMs, trotz aller Vorteile, die sie bieten, auch einige unerwünschte Eigenschaften wie eine begrenzte Lebensdauer und Datenhaltung, sowie eine besondere Anfälligkeit für externe Störungen. Obendrein befinden sie sich in einem frühen Reifestatus, das heißt, sie werden mit Fabrikationsprozessen geringerer Qualität hegestellt und sind somit anfälliger bei Prozessabweichungen. Aus diesem Grund leiden die neuen NVMs an Speicherfehlern, die schon direkt nach der Produktion oder später während ihrer Nutzung auftreten. Daher ist für eine hohe Zuverlässigkeit der neuen Speichertechnologien ein spezielles Speichermanagement erforderlich. Die vorliegende Dissertation liefert einen Ansatz für ein umfassendes Zuverlässigkeitsmanagement sowohl bereits existierender als auch neuer NVMs auf Systemebene. Sie präsentiert neuartige Online-Reparaturtechniken mit dem Schwerpunkt auf spezifische Eigenheiten der NVMs. Die Block-Level-Reparatur korrigiert permanente Fehler des Speicherarrays, die bereits nach der Produktion auftreten. Die Wort-Level-Reparatur dagegen soll schwere Fehler korrigieren, die durch den langsamen Verschleiß von Speicherzellen verursacht werden. Schließlich kann auch ein erweiterter Fehlerkorrektur-Code verwendet werden, um sowohl kurzzeitig auftretende Bitfehler als auch permanente Fehler im Speicherarray zu korrigieren. Weil die hier vorgeschlagenen Techniken auf ähnlichen Prinzipien beruhen, sind sie in einem konsistenten System kombinierbar. Abhängig von der Art und Weise wie sie kombiniert werden, können verschiedene Reparatursysteme entstehen. Darüber hinaus kann durch Kombination der Systeme eine Synergiewirkung erreicht werden, bei der die erzielte Verbesserung der Zuverlässigkeit größer ist als die Summe der Verbesserungen, die mit den einzelnen Implementierungen erreicht werden können. In der vorliegenden Dissertation wird solch ein konsistentes Reparatursystem vorgestellt. Weiterhin werden die Effektivität, die Reparaturfähigkeit und die Eignung für eingebettete Systeme ausgewertet. Schließlich wird die erzielte Synergiewirkung beschrieben und quantifiziert. KW - Built-in self-repair KW - Error-correcting code KW - Non-volatile memory KW - Eingebaute Selbstreparatur KW - Fehlerkorrekturcode KW - Nichtflüchtiger Speicher KW - Nichtflüchtiger Speicher KW - Fehlerkorrekturcode Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-35122 ER - TY - THES A1 - Borokhovych, Yevgen T1 - High-speed data capturing components for Super Resolution Maximum Length Binary Sequence UWB Radar T1 - Schnelle Komponenten des Datenerfassungsblocks für ein Super Resolution Maximum Length Binary Sequence UWB Radar-System N2 - Within framework of UKoLoS project the new Super Resolution Maximum Length Binary Sequence UWB Radar (M-sequence radar) was developed. The radar consists of an M-sequence generator, transmitter front-end, receiver front-end, data capturing device and data processing blocks, whose design responsibilities were carried out by four institutions. In this thesis the design and measurements of the data capturing device components is described. Logically the data capturing device can be divided into three parts; a capturing part, realized with the high-speed analog-to-digital converter, a predictor, realized with the high-speed digital-to-analog converter and a subtraction amplifier, which in this particular work is integrated into the receiver front-end. The main challenge of the work is to implement the A/D converter, which works at full speed of the radar. Despite the radar architecture allows capturing data with undersampling, it leads to waste of transmitted energy. Therefore the ADC has to capture reflected signal with the full system clock rate of 10 GHz and should have a full Nyquist 5 GHz effective resolution bandwidth. Implementation of the conventional 4-bit full flash ADC with specified bandwidth is not possible in the IHP SiGe BiCMOS technology because some critical blocks, namely the reference network, can not achieve 5 GHz effective resolution bandwidth. To overcome this problem a new configuration of the differential reference network is proposed. The new reference network has a segmented, free configurable architecture. As extreme case it can be realized as a full parallel network and in such configuration the maximal bandwidth can be achieved. The proposed network was implemented in the A/D converter and measured. The bandwidth of the ADC with new network is several times higher than the bandwidth of the conventional ADC,while keeping power dissipation the same. Further the proposed network has possibility to equalize the bandwidth in each output node and in that way optimize overall power dissipation. The other advantage is the possibility of electronic calibration of separate voltage shift in the network. The second component of the data capturing device is the D/A converter, which is required to have the accuracy which corresponds to full accuracy of the data capturing device, better than 0.2% in our case. Measurements showed that error due to mismatch of the components was 10 times higher than required. To meet the accuracy specification an external off-line calibration of the DAC was implemented. Using calibration the predictor errors less than 0.15% were achieved. N2 - Im Rahmen des UKoLoS Projektes ist ein neues “Super Resolution Maximum Length Binary Sequence UWB Radar“-System (M-sequence radar) entwickelt worden. Das System besteht aus einem M-sequence-Generator, einer Sende- und einer Empfangsstruktur, einem Datenerfassungs- und einem Datenverarbeitungsblock. Die einzelnen Komponenten sind von vier verschiedenen Projektpartnern entwickelt worden. In dieser Arbeit wird der Entwicklungsprozess des Datenerfassungsblocks sowie die zugehörigen Messergebnisse vorgestellt. Der logische Aufbau des Datenerfassungsblocks lässt sich in zwei Teile gliedern. Der erste Teil dient der Datenerfassung und ist als schneller Analog-Digital-Wandler ausgeführt. Der zweite Teil hat die Funktion des Prädiktors. Dieser besteht aus einem schnellen Digital-Analog-Wandler und einer subtrahierenden Verstärkungseinheit. Der Schwerpunkt dieser Arbeit liegt in der Implementierung eines Analog-Digital-Wandlers, der bei voller Taktfrequenz des Radar-Systems von 10 GHz arbeitet. Obwohl die Architektur des Radar-Systems eine Datenerfassung bei Unterabtastung erlaubt, führt dies zum partiellen Verlust der gesendeten Energie. Daher soll der Analog-Digital-Wandler der Datenerfassungseinheit bei einer Abtastrate arbeiten, die der Taktfrequenz des Radar-Systems entspricht. Die übliche Implementierung des Analog-Digital-Wandlers als 4-bit full flash ist technologiebedingt nicht realisierbar, da die spezifizierte Bandbreite von 5GHz für das Referenznetzwerk in der eingesetzten 0.25-μm SiGe BiCMOS Technologie nicht erreicht werden kann. Als Lösungsansatz wird eine neue Konfiguration für das differentielle Referenznetzwerk vorgeschlagen. Dieses Netzwerk weist eine segmentierte Architektur auf. Im Grenzfall kann es als voll paralleles Netzwerk implementiert werden. Die vorgeschlagene Topologie des Netzwerks wurde in dem Analog-Digital-Wandler des Datenerfassungsblocks angewendet. Die sich ergebende Bandbreite des so implementierten Analog-Digital-Wandlers ist bei gleichem Leistungsverbrauch höher als die Bandbreite eines Standard-Wandlers,. Das Schaltungsprinzip des eingesetzten Referenznetzwerks ermöglicht eine Angleichung der Bandbreite einzelner Segmente und somit die Optimierung des Leistungsverbrauchs. Ein weiterer Vorteil ist die Möglichkeit den Spannungsabfall für jedes Segment separat elektronisch Kalibrieren zu können. Der Digital-Analog-Wandler, der als Prädiktor zum Einsatz kommt, soll eine Genauigkeit haben, die der des gesamten Datenerfassungsblocks entspricht. In dem hier vorgestellten System bedeutet dies eine Abweichung von weniger als 0.2%. Die Messungen haben gezeigt, dass der Fehler um einen Faktor 10 höher ist als in den Spezifikationen gefordert wird. Um den Anforderungen gerecht zu werden, wurde eine externe Kalibrierung implementiert. Hierdurch konnte der Fehler auf 0.15% reduziert werden. KW - Analog-Digital-Umsetzer KW - Digital-Analog-Umsetzer KW - Analog-Digital-Wandler KW - Digital-Analog-Wandler KW - Folge-HalteVerstärker KW - M-Sequenz UWB-Radar KW - Analog-to-digital converter KW - Full flash KW - Track-and-hold amplifier KW - Reference network Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-24501 ER - TY - THES A1 - Knobloch, Florian T1 - Energieeffiziente Beleuchtung unter Berücksichtigung einer verteilten Steuerung und eines redundanten Kommunikationssystems T1 - Energy efficient lighting considering a distributed control und a redundant communication system N2 - Das Thema siedelt sich im Bereich Smart-City an. Die Einsparung von Energie ist in der öffentlichen Straßenbeleuchtung von Interesse. Die Intention ist eine Automatisierung der Beleuchtungsanlage unter Nutzung einer drahtlosen Kommunikation. Ziel ist die Untersuchung des Einsparpotentials, der benötigten Datenraten und der Robustheit. Die physiologischen Bedürfnisse des Verkehrsteilnehmers zur Einhaltung der Verkehrssicherheit werden konsequent berücksichtigt. Die Umrüstung auf eine automatisierte Beleuchtung lohnt sich besonders in ländlichen Regionen oder Anliegerstraßen, wobei in Tempo-30-Zonen eine optimale Energieeffizienz existiert. Aufgrund eines beleuchteten Anhalteweges existieren maximale Einsparungen. Das Optimum wird durch eine Extremwertanalyse bewiesen und ausführlich untersucht. Die Einsparung hängt hauptsächlich von der Verkehrsstärke, der Verkehrsgeschwindigkeit und der Dimmstufe ab. Die lineare Abhängigkeit von der Dimmstufe wird bei einer geringen Verkehrsstärke durch eine Grenzwertanalyse gezeigt. 70 % Energie lässt sich im Gegensatz zu einer Dauerbeleuchtung mit typischen Parametern sparen. Im Gegensatz zu anderen Lösungskonzepten erreicht das entwickelte Moving-Light-System Mehreinsparungen von bis zu 23 %. Lichtplaner und Kommunen können örtliche Sparpotentiale mit dem neuen Modell berechnen, um zu prüfen ob sich eine Umrüstung überhaupt lohnen würde. Die benötigte Steuerung wird abstrakt beschrieben und mit Simulink verifiziert. Zur Verbesserung der Robustheit werden das schon vorhandene Licht und die ggf. schon vorhandenen Detektoren als redundantes Übertragungsmedium untersucht. Die Nutzung des sichtbaren Lichtes lohnt sich, wenn gleichzeitig solare Energiegewinne gewünscht sind, weil der notwendige Aperturdurchmesser des Detektors im Bereich mehrerer 10 cm liegt. Neben der optischen Kommunikation wird die Helligkeit benachbarter Leuchten automatisch mitgemessen. Dies ermöglicht die Detektion von Fehlerzuständen für eine verbesserte Wartung oder für die Aktivierung möglicher redundanter Fail-Safe-Funktionen. Eine hop-weise Lokalisierung wird in dem Multihopsystem ausgenutzt, damit die Steuerung ohne Kartenmaterial und Kompasssensor auskommt. Weitere Arbeit besteht bei der Quantifizierung der Eingangsparameter vom Menschen um den Lichtbedarf zu decken. Aufgrund der anwendungsorientierten Problemstellung liegt ein Querschnittsthema aus der Verkehrswissenschaft, Automatisierungstechnik, Kommunikationstechnik und Optik vor. Es wird eine Forschungshypothese vorangestellt. Sie dient als Leitfaden und stellt die wesentlichen Erkenntnisse vorweg. N2 - The topic “Energy-efficient lighting considering a distributed control and a redundant communication system” is relevant for smart city applications. Commonly at night, illumination systems require a huge amount of energy. Particularly in areas with a low frequency of pedestrians and automobiles, a large amount of power is wasted. The intention is to automate the lighting system using wireless communication. This work presents a new deterministic model to control street illumination, depending on traffic needs for improving energy efficiency. Potential savings, the required data rates and the robustness will be analysed. The light-on-demand system incorporates traffic velocity into the model and generates results that are more relevant to real time traffic needs, while ensuring safety and security. Rural regions have a high saving potential. The savings depend on the traffic volume, the traffic velocity and the dimming level. Over 70 % of energy can be saved, compared to continuous lighting with typical example parameters. A comparison with other publications demonstrates the highest savings up to 23 % of the developed model. Depending on traffic velocity, an optimal energy state is identified. The linear dependence on the dimming level is shown by a boundary value analysis at a low traffic density. The work provides a tool by which possible energy savings and real-time demands can be examined for street, parking or indoor areas. The required control system is verified by Simulink. In order to improve the robustness, the already existing light is examined as a redundant transmission medium. The communication performance is measured using an improved ceiling bounce channel model and a field measurement. The model is evaluated by a measurement and scaled up to an original dimension. In addition to optical communication, the brightness of neighbouring lamps is automatically measured. This allows a fault detection for improved maintenance or to use fail-safe modes. As a main result, the detector size for a redundant optical wireless communication is the key obstacle, however solar energy gains are increased by using larger apertures. More work is required to quantify the human input parameters. Due to the application, a cross section from the field of transport, automation, optics and communication technology is given. A research hypothesis is presented as a guideline and to show the main results. KW - Energieeffiziente Beleuchtung KW - Nutzerzentriertes Design KW - Echtzeit KW - Kabellose Kommunikation KW - Intelligente Straßenbeleuchtung KW - Energy efficient systems KW - User-centred design KW - Location-aware applications KW - Real-time wireless communication KW - Intelligent street lighting KW - Straßenbeleuchtung KW - Energieeffizienz KW - Smart City KW - Kommunikationssystem Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-45480 ER -