TY - THES A1 - Borokhovych, Yevgen T1 - High-speed data capturing components for Super Resolution Maximum Length Binary Sequence UWB Radar T1 - Schnelle Komponenten des Datenerfassungsblocks für ein Super Resolution Maximum Length Binary Sequence UWB Radar-System N2 - Within framework of UKoLoS project the new Super Resolution Maximum Length Binary Sequence UWB Radar (M-sequence radar) was developed. The radar consists of an M-sequence generator, transmitter front-end, receiver front-end, data capturing device and data processing blocks, whose design responsibilities were carried out by four institutions. In this thesis the design and measurements of the data capturing device components is described. Logically the data capturing device can be divided into three parts; a capturing part, realized with the high-speed analog-to-digital converter, a predictor, realized with the high-speed digital-to-analog converter and a subtraction amplifier, which in this particular work is integrated into the receiver front-end. The main challenge of the work is to implement the A/D converter, which works at full speed of the radar. Despite the radar architecture allows capturing data with undersampling, it leads to waste of transmitted energy. Therefore the ADC has to capture reflected signal with the full system clock rate of 10 GHz and should have a full Nyquist 5 GHz effective resolution bandwidth. Implementation of the conventional 4-bit full flash ADC with specified bandwidth is not possible in the IHP SiGe BiCMOS technology because some critical blocks, namely the reference network, can not achieve 5 GHz effective resolution bandwidth. To overcome this problem a new configuration of the differential reference network is proposed. The new reference network has a segmented, free configurable architecture. As extreme case it can be realized as a full parallel network and in such configuration the maximal bandwidth can be achieved. The proposed network was implemented in the A/D converter and measured. The bandwidth of the ADC with new network is several times higher than the bandwidth of the conventional ADC,while keeping power dissipation the same. Further the proposed network has possibility to equalize the bandwidth in each output node and in that way optimize overall power dissipation. The other advantage is the possibility of electronic calibration of separate voltage shift in the network. The second component of the data capturing device is the D/A converter, which is required to have the accuracy which corresponds to full accuracy of the data capturing device, better than 0.2% in our case. Measurements showed that error due to mismatch of the components was 10 times higher than required. To meet the accuracy specification an external off-line calibration of the DAC was implemented. Using calibration the predictor errors less than 0.15% were achieved. N2 - Im Rahmen des UKoLoS Projektes ist ein neues “Super Resolution Maximum Length Binary Sequence UWB Radar“-System (M-sequence radar) entwickelt worden. Das System besteht aus einem M-sequence-Generator, einer Sende- und einer Empfangsstruktur, einem Datenerfassungs- und einem Datenverarbeitungsblock. Die einzelnen Komponenten sind von vier verschiedenen Projektpartnern entwickelt worden. In dieser Arbeit wird der Entwicklungsprozess des Datenerfassungsblocks sowie die zugehörigen Messergebnisse vorgestellt. Der logische Aufbau des Datenerfassungsblocks lässt sich in zwei Teile gliedern. Der erste Teil dient der Datenerfassung und ist als schneller Analog-Digital-Wandler ausgeführt. Der zweite Teil hat die Funktion des Prädiktors. Dieser besteht aus einem schnellen Digital-Analog-Wandler und einer subtrahierenden Verstärkungseinheit. Der Schwerpunkt dieser Arbeit liegt in der Implementierung eines Analog-Digital-Wandlers, der bei voller Taktfrequenz des Radar-Systems von 10 GHz arbeitet. Obwohl die Architektur des Radar-Systems eine Datenerfassung bei Unterabtastung erlaubt, führt dies zum partiellen Verlust der gesendeten Energie. Daher soll der Analog-Digital-Wandler der Datenerfassungseinheit bei einer Abtastrate arbeiten, die der Taktfrequenz des Radar-Systems entspricht. Die übliche Implementierung des Analog-Digital-Wandlers als 4-bit full flash ist technologiebedingt nicht realisierbar, da die spezifizierte Bandbreite von 5GHz für das Referenznetzwerk in der eingesetzten 0.25-μm SiGe BiCMOS Technologie nicht erreicht werden kann. Als Lösungsansatz wird eine neue Konfiguration für das differentielle Referenznetzwerk vorgeschlagen. Dieses Netzwerk weist eine segmentierte Architektur auf. Im Grenzfall kann es als voll paralleles Netzwerk implementiert werden. Die vorgeschlagene Topologie des Netzwerks wurde in dem Analog-Digital-Wandler des Datenerfassungsblocks angewendet. Die sich ergebende Bandbreite des so implementierten Analog-Digital-Wandlers ist bei gleichem Leistungsverbrauch höher als die Bandbreite eines Standard-Wandlers,. Das Schaltungsprinzip des eingesetzten Referenznetzwerks ermöglicht eine Angleichung der Bandbreite einzelner Segmente und somit die Optimierung des Leistungsverbrauchs. Ein weiterer Vorteil ist die Möglichkeit den Spannungsabfall für jedes Segment separat elektronisch Kalibrieren zu können. Der Digital-Analog-Wandler, der als Prädiktor zum Einsatz kommt, soll eine Genauigkeit haben, die der des gesamten Datenerfassungsblocks entspricht. In dem hier vorgestellten System bedeutet dies eine Abweichung von weniger als 0.2%. Die Messungen haben gezeigt, dass der Fehler um einen Faktor 10 höher ist als in den Spezifikationen gefordert wird. Um den Anforderungen gerecht zu werden, wurde eine externe Kalibrierung implementiert. Hierdurch konnte der Fehler auf 0.15% reduziert werden. KW - Analog-Digital-Umsetzer KW - Digital-Analog-Umsetzer KW - Analog-Digital-Wandler KW - Digital-Analog-Wandler KW - Folge-HalteVerstärker KW - M-Sequenz UWB-Radar KW - Analog-to-digital converter KW - Full flash KW - Track-and-hold amplifier KW - Reference network Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-24501 ER - TY - THES A1 - Sun, Yaoming T1 - Design of an integrated 60 GHz Transceiver Front-End in SiGe:C BiCMOS Technology T1 - Design eines integrierten 60 GHz Tansceiver Frontends in SiGe:C BiCMOS Technologie N2 - This thesis describes the complete design of a low cost 60 GHz front end in SiGe BiCMOS technology. It covers the topics of a system plan, designs of building blocks, designs of application boards and real environment tests. Different LNA and mixer topologies have been investigated and fabricated. Good agreements between measurements and simulations have been achieved by using the self-developed component models. A transceiver front end system is built based on these blocks. A heterodyne architecture with a 5 GHz IF is adopted because it is compatible with the standard IEEE 802.11a, which allows the reuse of some existing building blocks of the 5 GHz transceiver. The transceiver chips are assembled onto application boards and connected by bond-wires. Bond-wire inductances have been minimized by using a cavity and compensated by an on board structure. The front end has been tested by both QPSK and OFDM signals in an indoor environment. Clear constellations have been measured. This was the first silicon based 60 GHz demonstrator in Europe and the second in the world. N2 - Diese Arbeit beschreibt das komplette Design eines Low-Cost 60-GHz Frontends in SiGe-BiCMOS-Technologie. Sie beinhaltet die Themen Systemplanung, Design der Baugruppen, Design der Anwendungsplatinen und Tests in einer realen Umgebung. Verschiedene LNA- und Mischer-Topologien wurden untersucht und hergestellt. Gute Übereinstimmung zwischen den Messungen und Simulationen wurde durch die Verwendung selbst entwickelter Modelle für passive Komponenten erreicht. Basierend auf diesen Blöcken wurde ein Transceiver Frontend System gebaut. Eine heterodyne Architektur mit einer Zwischenfrequenz von 5 GHz wurde benutzt, weil sie kompatibel ist mit dem Standard IEEE 802.11a, was die Wiederverwendung einiger existierender Bausteine eines 5-GHz-Transceivers ermöglicht. Die Transceiver-Chips wurden auf Anwenderplatinen montiert und durch Bonddrähte verbunden. Die Bonddraht-Induktivitäten wurden durch die Verwendung eines Hohlraums auf des Platine minimiert und durch ein Anpassungsnetzwerk kompensiert. Das Frontend wurde sowohl mit QPSK- als auch OFDM-Signalen in einer In-Haus-Umgebung getestet. Eine fehlerfreie Datenübertragung konnte demonstriert werden. Dies war der erste Silizium-basierte 60-GHz-Demonstrator in Europa und der zweite in der Welt. KW - MMIC KW - Hochfrequenzschaltung KW - Transceiver KW - 60-GHz-Transceiver KW - MMIC KW - Integrierte Hochfrequenzschaltungen KW - Einchip-Lösung KW - Drahtlose Kommunikation KW - 60 GHz transceiver KW - MMIC KW - RFIC KW - Single chip solution KW - Wireless communication Y1 - 2009 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-11384 ER - TY - THES A1 - Veleski, Mitko T1 - A cross-layer framework for adaptive processor-based systems regarding error resilience and power efficiency T1 - Ein schichtenübergreifender Ansatz für adaptive prozessorbasierte Systeme hinsichtlich Fehlerresilienz und Leistungseffizienz N2 - This dissertation proposes a cross-layer framework able to synergistically optimize resilience and power consumption of processor-based systems. It is composed of three building blocks: SWIELD multimodal flip-flop (FF), System Operation Management Unit (SOMU) and Framework Function Library (FFL). Implementation of the building blocks is performed at circuit, architecture and software layer of the system stack respectively. The SWIELD FF can be configured to operate as a regular flip-flop or as an enhanced flip-flop for protection against timing/radiation-induced faults. It is necessary to perform replacement of selected timing-critical flip-flops in a system with SWIELD FFs during design time. When the system is active, the SWIELD FFs operation mode is dynamically managed by the SOMU controller according to the current requirements. Finally, the FFL contains a set of software procedures that greatly simplify framework utilization. By relying on the framework, a system can intelligently interchange techniques such as Adaptive Voltage/Frequency Scaling, selective Triple Modular Redundancy and clock gating during operation. Additionally, a simple and convenient strategy for integration of the framework in processor-based systems is also presented. A key feature of the proposed strategy is to determine the number of SWIELD FFs to be inserted in a system. Using this strategy, the framework was successfully embedded in instances of both single- and multicore systems. Various experiments were conducted to evaluate the framework influence on the target systems with respect to resilience and power consumption. At expense of about 1% area overhead, the framework is able to preserve performance and to reduce power consumption up to 15%, depending on the number of SWIELD FFs in the system. Furthermore, it was also shown that under certain conditions, the framework can provide failure-free system operation. N2 - In dieser Dissertation wird ein schichtenübergreifendes Framework vorgeschlagen, das in der Lage ist, die Resilienz und den Stromverbrauch von prozessorbasierten Systemen synergetisch zu optimieren. Es setzt sich aus drei Bausteinen zusammen: SWIELD Multimodal Flip-Flop (FF), System Operation Management Unit (SOMU) und Framework Function Library (FFL). Die Implementierung der Bausteine erfolgt jeweils auf der Schaltkreis-, Architektur- und Softwareebene. Das SWIELD FF kann so konfiguriert werden, dass es als normales Flipflop oder als erweitertes Flipflop zum Schutz vor zeit- und strahlungsbedingten Fehlern arbeitet. Während der Entwurfszeit müssen ausgewählte zeitkritische Flipflops im System durch SWIELD FFs ersetzt werden. Wenn das System aktiv ist, wird der Betriebsmodus der SWIELD FFs vom SOMU-Controller entsprechend den aktuellen Anforderungen dynamisch verwaltet. Schließlich enthält das FFL eine Reihe von Softwareverfahren, die die Nutzung des Frameworks erheblich vereinfachen. Durch den Einsatz des Frameworks kann das System Techniken wie Adaptive Voltage/Frequency Scaling, selektive Triple Modular Redundancy und Clock Gating während des Betriebs intelligent austauschen. Außerdem wird eine einfache und komfortable Strategie zur Integration des Frameworks in prozessorbasierte Systeme vorgestellt. Eine wesentliche Eigenschaft der vorgeschlagenen Strategie besteht darin, die Anzahl der SWIELD FFs zu bestimmen, die in das System eingefügt werden sollen. Mit dieser Strategie wurde das Framework erfolgreich in Instanzen von Single- und Multicore-Systemen integriert. Es wurden verschiedene Experimente durchgeführt, um den Einfluss des Frameworks auf die Zielsysteme im Hinblick auf Resilienz und Stromverbrauch zu bewerten. Auf Kosten von ca. 1% Flächen-Overhead ist das Framework in der Lage, die Verarbeitungsleistung zu erhalten und den Stromverbrauch, abhängig von der Anzahl der SWIELD FFs im System bis 15% zu reduzieren. Darüber hinaus wurde gezeigt, dass das Framework unter bestimmten Bedingungen einen ausfallfreien Systembetrieb gewährleisten kann. KW - Processor KW - Cross-layer KW - Power KW - Resilience KW - Prozessoren KW - Energieeffizienz KW - Leistungseffizienz KW - Fehlerresilienz KW - Prozessor KW - Modell KW - Energieeffizienz KW - Fehlertoleranz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-61450 ER - TY - THES A1 - Büchner, Steffen T1 - Applying the stream-processing paradigm to ultra high-speed communication systems T1 - Anwendung des Strom-Verarbeitungs-Paradigmas auf Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme N2 - In the last 30 years, communication became one of the most important pillars of our civilization. Every day terabytes of information are moved wired and wireless between computers. In order to transport this amount of data, researchers and industry increase the data rates of the underlying communication networks with impressive speed. However, such ultra-high data rates are unavailable at the communication endpoints. One reason why ultra-high data rates are still not available for the communication endpoints is their inability to handle the protocol processing at this data rate. In order to enable communication endpoints to process high-volume data streams, the protocol processing has to be parallelized and optimized on all processing levels. However, parallelization and optimization are cumbersome tasks, which are further complicated as the protocol processing is traditionally carried out by the operating system. This thesis aims at circumventing these problems by moving the protocol processing into external processing hardware and interpreting communication protocols as stream processing problems. In order to achieve ultra-high data rates at the communication endpoints, a protocol stream processing design approach was developed and evaluated. The design process is separated into implementation, soft real-time analysis, parallelization, and mapping steps, which allow a scalable protocol implementation without paradigm changes. Furthermore, a data link protocol for 100 Gbit/s wireless was developed and implemented with the new stream processing design concept, in order to show its feasibility. The data link protocol is configurable for different communication conditions and easy to parallelize by providing different granularities of packets. The proposed design-process has shown to be suitable for uncovering bottlenecks and helping with debugging the individual stages of the protocol. N2 - In den letzten 30 Jahren wurde die ständig verfügbare elektronische Kommunikation zu einer der wichtigsten Säulen unserer Zivilisation. Jeden Tag werden Terabyte an Informationen drahtgebunden und drahtlos zwischen Computern übertragen. Um diese Datenmenge zu transportieren, erhöhen Forscher und Industrie die Datenraten der zugrunde liegenden Kommunikationsnetze mit beeindruckender Geschwindigkeit. Solche ultrahohen Datenraten sind jedoch an den Kommunikationsendpunkten nicht verfügbar. Ein Grund, warum für die Kommunikationsendpunkte immer noch keine extrem hohen Datenraten zur Verfügung stehen, ist die Unfähigkeit, die Protokollverarbeitung mit dieser Datenrate durchzuführen. Damit Kommunikationsendpunkte hochvolumige Datenströme verarbeiten können, muss die Protokollverarbeitung auf allen Verarbeitungsebenen parallelisiert und optimiert werden. Parallelisierung und Optimierung sind jedoch komplizierte und fehleranfällige Aufgaben. Diese Herausforderung wird weiter verstärkt, da die Protokollverarbeitung traditionell im Betriebssystemkern durchgeführt wird. In dieser Arbeit werden diese Herausforderungen gelöst, indem die Protokollverarbeitung in externe Verarbeitungshardware ausgelagert wird und indem Kommunikationsprotokolle als Stream Processing Probleme interpretiert werden. Um ultrahohe Datenraten an den Kommunikationsendpunkten zu erreichen, wurde ein Designansatz für die Verarbeitung von Protokolldatenströmen entwickelt und bewertet. Der Designprozess ist in Implementierungs-, Weiche-Echtzeitanalyse-, Parallelisierungs- und Mapping-Schritte unterteilt, mit welchen eine skalierbare Protokollimplementierung ohne Paradigmenwechsel ermöglicht wird. Darüber hinaus wurde ein Datenverbindungsprotokoll für drahtlose 100 Gbit/s Kommunikation entwickelt und mit dem neuen Stream Processing Designkonzept implementiert, um dessen Leistungsfähigkeit zu demonstrieren. Das Datenverbindungsprotokoll ist für verschiedene Kommunikationsbedingungen konfigurierbar und lässt sich durch unterschiedliche Granularitäten der Pakete leicht parallelisieren. Der vorgeschlagene Entwurfsprozess hat sich als geeignet erwiesen, Verarbeitungsengpässe aufzudecken und bei der Fehlersuche in den einzelnen Phasen der Entwicklung zu helfen. KW - Stream processing KW - Ultra high speed communication systems KW - Communication protocols KW - Wireless communication KW - End2End100 KW - Stromverarbeitung KW - Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme KW - Kommunikationsprotokolle KW - Drahtlose Kommunikation KW - Kommunikationsprotokoll KW - Protokollverarbeitung KW - Hochgeschwindigkeitskommunikation KW - End2End100 Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52462 ER - TY - THES A1 - Knobloch, Florian T1 - Energieeffiziente Beleuchtung unter Berücksichtigung einer verteilten Steuerung und eines redundanten Kommunikationssystems T1 - Energy efficient lighting considering a distributed control und a redundant communication system N2 - Das Thema siedelt sich im Bereich Smart-City an. Die Einsparung von Energie ist in der öffentlichen Straßenbeleuchtung von Interesse. Die Intention ist eine Automatisierung der Beleuchtungsanlage unter Nutzung einer drahtlosen Kommunikation. Ziel ist die Untersuchung des Einsparpotentials, der benötigten Datenraten und der Robustheit. Die physiologischen Bedürfnisse des Verkehrsteilnehmers zur Einhaltung der Verkehrssicherheit werden konsequent berücksichtigt. Die Umrüstung auf eine automatisierte Beleuchtung lohnt sich besonders in ländlichen Regionen oder Anliegerstraßen, wobei in Tempo-30-Zonen eine optimale Energieeffizienz existiert. Aufgrund eines beleuchteten Anhalteweges existieren maximale Einsparungen. Das Optimum wird durch eine Extremwertanalyse bewiesen und ausführlich untersucht. Die Einsparung hängt hauptsächlich von der Verkehrsstärke, der Verkehrsgeschwindigkeit und der Dimmstufe ab. Die lineare Abhängigkeit von der Dimmstufe wird bei einer geringen Verkehrsstärke durch eine Grenzwertanalyse gezeigt. 70 % Energie lässt sich im Gegensatz zu einer Dauerbeleuchtung mit typischen Parametern sparen. Im Gegensatz zu anderen Lösungskonzepten erreicht das entwickelte Moving-Light-System Mehreinsparungen von bis zu 23 %. Lichtplaner und Kommunen können örtliche Sparpotentiale mit dem neuen Modell berechnen, um zu prüfen ob sich eine Umrüstung überhaupt lohnen würde. Die benötigte Steuerung wird abstrakt beschrieben und mit Simulink verifiziert. Zur Verbesserung der Robustheit werden das schon vorhandene Licht und die ggf. schon vorhandenen Detektoren als redundantes Übertragungsmedium untersucht. Die Nutzung des sichtbaren Lichtes lohnt sich, wenn gleichzeitig solare Energiegewinne gewünscht sind, weil der notwendige Aperturdurchmesser des Detektors im Bereich mehrerer 10 cm liegt. Neben der optischen Kommunikation wird die Helligkeit benachbarter Leuchten automatisch mitgemessen. Dies ermöglicht die Detektion von Fehlerzuständen für eine verbesserte Wartung oder für die Aktivierung möglicher redundanter Fail-Safe-Funktionen. Eine hop-weise Lokalisierung wird in dem Multihopsystem ausgenutzt, damit die Steuerung ohne Kartenmaterial und Kompasssensor auskommt. Weitere Arbeit besteht bei der Quantifizierung der Eingangsparameter vom Menschen um den Lichtbedarf zu decken. Aufgrund der anwendungsorientierten Problemstellung liegt ein Querschnittsthema aus der Verkehrswissenschaft, Automatisierungstechnik, Kommunikationstechnik und Optik vor. Es wird eine Forschungshypothese vorangestellt. Sie dient als Leitfaden und stellt die wesentlichen Erkenntnisse vorweg. N2 - The topic “Energy-efficient lighting considering a distributed control and a redundant communication system” is relevant for smart city applications. Commonly at night, illumination systems require a huge amount of energy. Particularly in areas with a low frequency of pedestrians and automobiles, a large amount of power is wasted. The intention is to automate the lighting system using wireless communication. This work presents a new deterministic model to control street illumination, depending on traffic needs for improving energy efficiency. Potential savings, the required data rates and the robustness will be analysed. The light-on-demand system incorporates traffic velocity into the model and generates results that are more relevant to real time traffic needs, while ensuring safety and security. Rural regions have a high saving potential. The savings depend on the traffic volume, the traffic velocity and the dimming level. Over 70 % of energy can be saved, compared to continuous lighting with typical example parameters. A comparison with other publications demonstrates the highest savings up to 23 % of the developed model. Depending on traffic velocity, an optimal energy state is identified. The linear dependence on the dimming level is shown by a boundary value analysis at a low traffic density. The work provides a tool by which possible energy savings and real-time demands can be examined for street, parking or indoor areas. The required control system is verified by Simulink. In order to improve the robustness, the already existing light is examined as a redundant transmission medium. The communication performance is measured using an improved ceiling bounce channel model and a field measurement. The model is evaluated by a measurement and scaled up to an original dimension. In addition to optical communication, the brightness of neighbouring lamps is automatically measured. This allows a fault detection for improved maintenance or to use fail-safe modes. As a main result, the detector size for a redundant optical wireless communication is the key obstacle, however solar energy gains are increased by using larger apertures. More work is required to quantify the human input parameters. Due to the application, a cross section from the field of transport, automation, optics and communication technology is given. A research hypothesis is presented as a guideline and to show the main results. KW - Energieeffiziente Beleuchtung KW - Nutzerzentriertes Design KW - Echtzeit KW - Kabellose Kommunikation KW - Intelligente Straßenbeleuchtung KW - Energy efficient systems KW - User-centred design KW - Location-aware applications KW - Real-time wireless communication KW - Intelligent street lighting KW - Straßenbeleuchtung KW - Energieeffizienz KW - Smart City KW - Kommunikationssystem Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-45480 ER - TY - THES A1 - Babić, Milan T1 - GALS methodology for substrate noise reduction in mixed-signal integrated circuits T1 - GALS-Methodik zur Reduzierung des Substratrauschens in integrierten Schaltkreisen mit gemischten Signalen N2 - Mixed signal integrated circuits (MSICs) contain both analog and digital circuitry, integrated together on the same die. While this integration brings many benefits, it also gives rise to the issue of substrate noise coupling between the noisy digital circuitry and noise-sensitive analog circuitry. In order to counteract this issue, various substrate noise reduction methodologies had been developed so far. This thesis explores a new approach in substrate noise reduction – using a GALS (globally-synchronous, locally-asynchronous) design strategy for the digital part of a MSIC, in order to reduce the noise generation at its source. GALS architectures consist of several locally synchronous modules (LSMs) which communicate asynchronously to each other. By converting an initially synchronous architecture of digital circuitry into a GALS architecture, simultaneous switching noise generated by this circuitry can be reduced. While GALS had already been used for reducing other types of simultaneous switching noise, this is, to the best of the author’s knowledge, the first attempt to develop a GALS-based methodology for substrate noise reduction. In order to be able to theoretically analyze GALS-based methodologies for substrate noise suppression, corresponding models at high abstraction level for substrate noise generation and substrate noise propagation in lightly doped substrates (which is a type of substrate mostly used for MSICs) have been developed. These models have further been used for developing two new GALS-based substrate noise reduction methodologies: harmonic-balanced plesiochronous GALS partitioning (HB) and harmonic-and-area-based plesiochronous GALS partitioning with power domain separation (HAB). A theoretical analysis has shown that HB can reach substrate noise attenuation of up to 20log⁡(M), where M is the number of LSMs of the resulting GALS system. On the other hand, the attenuation achievable by HAB depends on the distribution of switching current harmonics and area among the partitions, as well as from the substrate itself. For each of the two methodologies, a suitable partitioning procedure for a practical application has been developed; these partitionig procedures have been numerically evaluated in MATLAB. HB has further been embedded within the EMIAS CAD tool, where it has been evaluated on a real design example – a wireless sensor node. A special case of HAB for low frequencies has been applied for developing a test chip called SGE (power domain Separation and Galsification Experiment). The measurements on silicon have proved the applicability of the methodology. N2 - Integrierte Schaltkreise mit gemischten Signalen (MSICs) enthalten sowohl analoge als auch digitale Schaltungen, die zusammen auf demselben Chip integriert sind. Während diese Integration viele Vorteile gewährt, führt sie anderseits zur Kopplung des Substratrauschens zwischen den rauschgenerierenden digitalen Schaltungen und rauschempfindlichen analogen Schaltungen. Um diesem Problem entgegenzuwirken, wurden bisher verschiedene Methoden zur Reduzierung des Substratrauschens entwickelt. In dieser Dissertation wird ein neuer Ansatz zur Reduzierung des Substratrauschens untersucht – Verwendung der GALS (global-asynchron, lokal-synchron) Entwicklungsstrategie für den digitalen Teil des MSICs, um die Erzeugung des Rauschens an seiner Quelle zu reduzieren. GALS Architekturen bestehen aus mehreren lokal-synchronen Modulen (LSMs), die miteinander asynchron kommunizieren. Durch Umwandlung der synchronen Architektur eines digitalen Schaltkreises in eine GALS Architektur kann das vom Schaltkreis erzeugte simultane Schaltungsrauschen signifikant reduziert werden. Während GALS schon zur Reduzierung von anderen Arten des simultanes Schaltrauschens eingesetzt wurde, ist das, nach bestem Wissen des Autors, der erste Versuch, eine GALS-basierte Methodik zur Reduzierung des Substratrauschens zu entwickeln. Um GALS-basierte Methoden zur Unterdrückung des Substratrauschens theoretisch analysieren zu können, wurden die entsprechenden Modellen zur Erzeugung des Substratrauschens und zur Übertragung des Substratrauschens durch schwach-dotierte Substrate (die meistgenutzte Art der Substrate für MSICs) auf hohem Abstraktionsniveau entwickelt. Diese Modellen wurden zur Entwicklung der zwei neuen GALS-basierten Methoden zur Reduzierung des Substratrauschens benutzt: „Harmonic-ballanced plesiochronous GALS partitioning“ (HB) und „Harmonic-and-area-based plesiochronous GALS partitioning with power domain separation“ (HAB). Eine theoretische Analyse hat gezeigt, dass durch HB eine Dämpfung des Substratrauschens bis 20log⁡(M) erreicht werden kann, wobei M die Anzahl der LSMs des resultierenden GALS Systems ist. Auf der anderen Seite, hängt die durch HAB erreichbare Dämpfung von der Verteilung der harmonischen Schwingungen des Schaltstroms und der Fläche unter den LSMs, sowie von dem Substrat ab. Zur praktischen Anwendung jeder dieser zwei Methoden wurde ein entsprechendes Verteilungsverfahren entwickelt; diese Verteilungsverfahren wurden dann in MATLAB numerisch evaluiert. HB wurde in den EMIAS CAD Werkzeug eingebunden und so auf einem Beispiel des realen Entwurfs – einem drahtlosen Sensorknoten – evaluiert. Ein Sonderfall des HABs für tiefe Frequenzen wurde angewendet, um ein Testchip namens SGE (power domain Separation and Galsification Experiment) zu entwickeln. Die Anwendbarkeit der Methode wurde durch die Messungen auf dem Silizium nachgewiesen. KW - GALS KW - Plesiochronous clocking KW - Simultaneous switching noise KW - Substrate noise KW - MSIC KW - Plesiochrones Takten KW - Simultanes Schaltrauschen KW - Substratrauschen KW - Partitionierung KW - LSM KW - GALS KW - Mixed-Signal-Schaltung KW - Rauschunterdrückung Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-57264 ER - TY - THES A1 - Dietrich, Steven T1 - Methods of evaluation and improvement on cascaded wired and wireless real-time communication networks for factory automation T1 - Methoden zur Evaluierung und Verbesserung von kaskadierten kabelgebundenen und kabellosen Echtzeit-Kommunikationsnetzwerken für die Fertigungsautomatisierung N2 - Factory automation applications require a communication system that concurrently supports them with determinism, reliability, short communication cycles, and precise synchronization as well as mobility and extensibility. However, neither currently employed wired nor available wireless communication networks support all of these requirements at once. On the one hand, wired networks lack mobility and extensibility. On the other hand, wireless networks do not support reliability or determinism due to the stochastic nature of wireless channels. Moreover, none of the available wireless networks enable transmission latencies of 1 ms and below. Therefore, they cannot support the required short communication cycles. However, various research initiatives and the currently developed 5G standard promise to overcome these limitations at least partially. Nevertheless, even a corresponding wireless network will not directly replace all wired connections, but will initially be used for subsections of the data transmission, where e.g. mobility is of utmost importance. Accordingly, cascaded communication networks consisting of hierarchically ordered, wired and wireless subnetworks will emerge. In this thesis, we investigate effects and dependencies of such a cascading for the real-time communication of factory automation applications. Therefore, we have to find methods to interconnect arbitrary wired and wireless communication networks such that we can maintain the reliable real-time performance of wired subnetworks and the mobility of wireless subnetworks without, or at most with minimal performance degradation. Ideally, with a cascaded network, no hardware or software adjustments will be necessary compared to the individual networks deployed today. Based on a delimiting review of different application areas and a dedicated use case analysis of typical factory automation applications, we derive the most challenging requirements that have to be fulfilled by cascaded communication networks. According to this review, we present several methods to reduce the overall transmission latency in cascaded networks. Starting with analyzing different interface concepts and continuing with frame conversion methods, we achieve a decision-making basis to select dedicated subnetworks for a cascaded network that can be used for closed-loop control applications. Additionally, we develop methods to optimize the parametrization of individual subnetworks with respect to the overall communication, such that the end-to-end transmission latency can be drastically reduced. For verification, we design a generic model for analyzing the timing behavior of arbitrary communication networks and verify it based on an analysis of a machine tool application scenario. Additional measurements based on a real demonstrator implementation corroborate that, in industrial application, cascaded communication networks can provide competitive performance compared to the currently used wired networks. N2 - Anwendungen der Fabrikautomatisierung benötigen ein Kommunikationssystem, das gleichzeitig Determinismus, Zuverlässigkeit, kurze Kommunikationszyklen und präzise Synchronisation sowie Mobilität und Erweiterbarkeit ermöglicht. Allerdings unterstützen weder die derzeitigen drahtgebundenen, noch drahtlosen Kommunikationsnetzwerke alle diese Anforderungen auf einmal. Auf der einen Seite mangelt es den drahtgebundenen Netzwerken an Flexibilität und Skalierbarkeit. Auf der anderen Seite unterstützen drahtlose Netzwerke aufgrund der stochastischen Natur der drahtlosen Kanäle weder Zuverlässigkeit noch Determinismus. Auch ein entsprechendes drahtloses Netzwerk wird nicht alle drahtgebundenen Verbindungen direkt ersetzen, sondern zunächst nur in Teilbereichen der Datenübertragung eingesetzt werden können. Dabei werden kaskadierte Kommunikationsnetze entstehen, welche aus hierarchisch geordneten, drahtgebundenen und drahtlosen Teilnetzen bestehen. In dieser Arbeit wird untersucht, welche Auswirkungen eine solche Kaskadierung auf die Echtzeitkommunikation von Anwendungen der Fabrikautomatisierung hat. Im Idealfall erfordert die Verwendung kaskadierter Netzwerke im Vergleich zu den heute eingesetzten individuellen Netzwerken keine Hardware- oder Software-Anpassungen. Um dies zu ermöglichen, wird untersucht, wie sich beliebige drahtgebundene und drahtlose Kommunikationsnetze miteinander kombinieren lassen, sodass die einzelnen Vorteile möglichst ohne Einschränkungen aufrechterhalten werden können. Hierfür wird mit einer abgrenzenden Betrachtung verschiedener Anwendungsbereiche und einer dedizierten Use-Case-Analyse typischer Anwendungen der Fabrikautomatisierung begonnen. Davon werden die anspruchsvollsten Anforderungen abgeleitet, welche die kaskadierten Kommunikationsnetzwerke erfüllen müssen. Basierend auf dieser Analyse werden verschiedene Methoden vorgestellt, welche insbesondere zusätzlich auftretende Übertragungslatenzen in kaskadierten Netzwerken reduzieren. Hierbei werden verschiedene Schnittstellenkonzepte und Methoden der Nachrichtenkonvertierung zwischen den einzelnen Teilnetzwerken analysiert. Damit wird eine Entscheidungsgrundlage zur Auswahl dedizierter Teilnetze für ein kaskadiertes Netzwerk geschaffen. Zusätzlich werden Methoden entwickelt, mittels derer die Parametrisierung der einzelnen Teilnetze in Bezug auf die Gesamtkommunikation optimiert wird, um damit die Ende-zu-Ende-Übertragungslatenz drastisch zu reduzieren. Zur Verifikation wird ein generisches Modell zur Analyse des Zeitverhaltens beliebiger Kommunikationsnetzwerke entwickelt und anhand eines Anwendungsszenarios aus dem Bereich der Werkzeugmaschinen ihr Effekt bewertet. Zusätzliche Messungen an einer realen Demonstrator-Implementierung bestätigen, dass kaskadierte Kommunikationsnetzwerke für industrielle Anwendungen eine konkurrenzfähigere Leistung im Vergleich zu den derzeit verwendeten drahtgebundenen Netzwerken bieten können. KW - Cascaded networks KW - Factory automation KW - Real-time communication KW - Kaskadiertes Netzwerk KW - Fabrikautomatisierung KW - Echtzeitkommunikation KW - Telekommunikationsnetz KW - Echtzeitverarbeitung KW - Automatisierung Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-54833 ER - TY - THES A1 - Hasani, Alireza T1 - High-throughput QC-LDPC codes for next-generation wireless communication systems T1 - QC-LDPC-Codes mit hohem Durchsatz für drahtlose Kommunikationssysteme der nächsten Generation N2 - Wireless communication has become an indispensable part of our life and the demand for achieving higher throughput with lower energy consumption is ever growing. The ambitious throughput of 100 Gb/s and beyond is now becoming a modest goal thanks to comprehensive advances in transmission technologies and protocols. One important aspect of these advances is with regard to channel coding methods and the ability to detect and correct errors at the receiver. Computations needed by such methods become generally more complicated as they become more powerful in their performance. This imposes a great challenge for researchers attempting to devise practical methods for encoding and decoding Forward-error Correction (FEC) techniques tailored for high-throughput scenarios. In this work we focus on high-throughput Quasi-Cyclic LDPC (QC-LDPC) codes, as they have been selected as one of the main FEC techniques for the two major next generation wireless technologies, namely Wi-Fi 6 (IEEE 802.11ax) and 5G. Our target is to develop complete encoding and decoding design for these codes in order to reach the throughput of 100 Gb/s with affordable power consumption. Toward this goal, we investigate first the appropriate encoder design for these codes which can be used at such high data-rate with reasonably low power consumption. Then we propose several novel ideas for improving the decoding performance and complexity of QC-LDPC codes. The proposed novel ideas collectively facilitate a decoder able to run at 50 Gb/s with less than 12 pJ/b energy consumption for a Latin squares QC-LDPC code. All the proposed methods are practical and implementable and their effectiveness are showcased by either Field Programmable Gate Array (FPGA) or Application-Specific Integrated Circuit (ASIC) synthesis. N2 - Drahtlose Kommunikation ist zu einem unverzichtbaren Bestandteil unseres Lebens geworden, und der Anspruch an einen höheren Durchsatz mit geringerem Energieverbrauch wächst ständig. Der ehrgeizige Durchsatz von 100 Gbit/s und mehr wird dank umfassender Fortschritte bei den Übertragungstechnologien und protokollen zu einem bescheidenen Ziel. Ein wichtiger Aspekt dieser Fortschritte betrifft die Kanalcodierungsverfahren und die Fähigkeit, Fehler am Empfänger zu erkennen und zu korrigieren. Berechnungen, die von solchen Methoden benötigt werden, werden im Allgemeinen komplizierter, da sie in ihrer Leistung leistungsfähiger werden. Dies ist eine große Herausforderung für Forscher, die versuchen, praktische Methoden zum Codieren und Decodieren von FEC Techniken zu entwickeln, die auf Szenarien mit hohem Durchsatz zugeschnitten sind. In dieser Arbeit konzentrieren wir uns auf QC-LDPC Codes mit hohem Durchsatz, da diese als eine der wichtigsten FEC Techniken für die beiden wichtigsten drahtlosen Technologien der nächsten Generation ausgewählt wurden, nämlich Wi-Fi 6 (IEEE 802.11ax) und 5G. Unser Ziel ist es, ein vollständiges Codierungs- und Decodierungsdesign für diese Codes zu entwickeln, um den Durchsatz von 100 Gbit/s bei erschwinglichem Stromverbrauch zu erreichen. Um dieses Ziel zu erreichen, untersuchen wir zunächst das geeignete Encoderdesign für diese Codes, das mit einer so hohen Datenrate bei relativ geringem Stromverbrauch verwendet werden kann. Anschließend schlagen wir einige neuartige Ideen zur Verbesserung der Decodierungsleistung und Komplexität von QC-LDPC Codes vor. Die vorgeschlagenen neuen Ideen ermöglichen gemeinsam einen Decoder, der mit 100 Gbit/s und einem Energieverbrauch von weniger als 1 pJ/b für einen Latin Squares QC LDPC Code betrieben werden kann. Alle vorgeschlagenen Methoden sind praktisch und implementierbar, und ihre Wirksamkeit wird entweder durch FPGA oder ASIC Synthese demonstriert. KW - LDPC decoding KW - High-throughput decoding KW - Belief propagation KW - LDPC-Decodierung KW - Decodierung mit hohem Durchsatz KW - Glaubensverbreitung KW - Datenfunknetz KW - Kanalcodierung KW - Low-Density-Parity-Check-Code KW - Vorwärtsfehlerkorrektur Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-58194 ER - TY - THES A1 - Piz, Maxim T1 - Wideband OFDM System for Indoor Communication at 60 GHz T1 - Ein Breitband-OFDM-System für lokale drahtlose Kommunikation im 60-GHz-Band N2 - The license-free 60 GHz band enables a new breed of wireless networks offering data rates in the range of one to a few Gigabit per second over short distances. This thesis investigates the performance of a 60 GHz system using coded OFDM modulation and directive antennas for the transmitter and receiver. The study includes the impact of the 60 GHz propagation channel, impairments of a frontend in Si-Ge technology and considerations with respect to an efficient implementation. A major part of the work consists in the specification of a physical layer, which is optimized for the given wireless link and enables an implementation with programmable logic devices at moderate clock speed. For the selection of a channel code, the performance of two coding schemes is compared for the 60 GHz channel. The first scheme consists of a standard convolutional code and an outer Reed-Solomon code, whereas the second scheme is made up of an LDPC code with similar complexity. The interleaving scheme for the convolutional code is optimized to yield best performance. Furthermore, algorithms are developed and simulated for all essential system components of the OFDM receiver. The implementation of these components is also considered. A new synchronization scheme is introduced, which offers a high degree of robustness at low complexity. In this scheme, the fine timing synchronization shares the same hardware resources as the channel estimator. This approach results in a significant reduction of chip area. A new tracking algorithm is developed, which adequately compensates for the fluctuations of carrier phase, timing and channel impulse response. Finally, the implementation of the FFT and Viterbi decoder is discussed. The system architecture of the receiver requires a high degree of parallel processing and uses a deep processing pipeline to keep the clock frequency low. It is shown how to combine the system components into an efficient system under these conditions. The performance of the complete system is investigated for the static and time-variant channel. It is shown that despite the low complexity and high latency, the system achieves good performance. The baseband processor has been realized as a narrowband version with 400 MHz channels and broadband version with 2 GHz channels and improved algorithms. This has been done on an FPGA platform. N2 - Das lizenzfreie 60 GHz Band ermöglicht den Einsatz von neuartigen drahtlosen Netzwerken, welche über kurze Distanzen Datenraten in der Größenordnung von ein bis mehreren Gigabit pro Sekunde bereitstellen können. Die Arbeit untersucht die Leistungsfähigkeit eines 60 GHz Richtfunksystems auf Basis der OFDM Modulation mit Kanalkodierung. Dies geschieht unter Berücksichtung der 60 GHz Kanaleigenschaften, Einflußfaktoren des analogen Frontends in Si-Ge Technologie und Betrachtungen hinsichtlich einer effizienten Implementierung. Einen wesentlichen Teil der Arbeit bildet die Spezifikation einer physikalischen Schicht, welche für die betrachtete Funkstrecke optimiert ist und eine Implementierung in komplexen Logikbausteinen mit moderaten Taktraten gestattet. Für die Auswahl des Kanalcodes wird ein Standard-Faltungscode mit einem äußeren Reed-Solomon Code einem LDPC-Code ähnlicher Komplexität gegenübergestellt. Hierfür wird der Interleaver für den Faltungscode optimiert, um die Korrekturfähigkeit für den 60 GHz Kanal zu erhöhen. Des Weiteren werden Algorithmen für die wesentlichen Systemkomponenten eines OFDM-Empfängers entwickelt, simuliert und schließlich auf Implementierungsebene betrachtet. Ein neuer Synchronisationsalgorithmus wird vorgestellt, der einen hohen Grad an Robustheit bei geringer Komplexität aufweist. Die zeitliche Feinsynchronisation und Kanalschätzung teilen sich gleiche Schaltungsressourcen, um den Hardwareaufwand zu reduzieren. Ein Tracking-Algorithmus wird erarbeitet, der die zeitlichen Schwankungen der Trägerphase, des Abtasttaktes und der Kanalimpulsantwort adäquat ausgleichen kann. Schließlich wird auf die Implementierung der FFT und des Viterbi Decoders eingegangen. Die Systemarchitektur des Digitalempfängers weist einen hohen Grad an Parallelverarbeitung auf und verwendet eine tiefe Pipeline-Prozessstrecke, um die Taktfrequenzen gering zu halten. Es wird gezeigt, wie sich die Komponenten unter diesen Umständen zu einem effizienten Gesamtsystem zusammenfügen lassen. Die Leistungsfähigkeit des Systems wird sowohl im statischen als auch zeitvarianten Kanal per Simulation ermittelt. Es wird gezeigt, dass sich trotz der relativ geringen Komplexität und hohen Latenz eine gute Gesamtperformance erreichen läßt. Der Basisbandprozessor ist als schmalbandige Variante mit 400 MHz breiten Kanälen und breitbandige Version mit 2 GHz breiten Kanälen und verbesserten Algorithmen auf einer FPGA Plattform implementiert worden. KW - Drahtloses lokales Netz KW - OFDM KW - OFDM KW - 60 GHz Kommunikation KW - WPAN KW - WLAN KW - Basisband Design KW - OFDM KW - 60 GHz Communication KW - WPAN KW - WLAN KW - Baseband Design Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22909 ER - TY - THES A1 - Ehrig, Marcus T1 - Hardwareimplementierte latenzarme drahtlose Medienzugriffsprotokolle für höchsten Datendurchsatz T1 - Hardware implemented low latency wireless medium access control protocols for highest data throughput N2 - Der Fortschritt der Technik ermöglicht immer leistungsfähigere drahtlose Dienste mit hohen Anforderungen an Latenz, Jitter und Übertragungsgeschwindigkeit. Aktuelle digitale Protokolle für drahtgebundene hochauflösende Multimediaübertragungen (HDMI, DisplayPort) oder Peripherieschnittstellen (USB, PCIe, SATA) in der Computertechnik erreichen Datenraten im Multi-Gigabit Bereich. Die Übertragung der Inhalte z.B. Filme, Musikstreaming oder Dateiübertragungen mit Hilfe breitbandiger drahtloser Übertragungsverfahren vereinfacht die kabellose „Installation“ und die daraus folgende Benutzerfreundlichkeit (Mobilität) im Heimbereich (Indoor). Weiterhin werden Systeme mit hohen Datenraten und kleinen Latenzen unter 5 ms im Mobilfunkbereich benötigt, um Basisstationen (3G, LTE) mit dem Kernnetzwerk zu verbinden. Diese Backhaul-Verbindungen können auch im innerstädtischen Bereich zum Aufbau von Small-Cell-Installationen genutzt werden, da nicht immer eine Kabelverlegung möglich ist. Eine Verkettung der Verbindungen vergrößert den Abstand zum Zugangspunkt des Kernnetzes und stellt zusätzliche Anschlußpunkte für Basisstationen bereit. Allerdings vergrößert sich auch die Latenz für die weiter entfernten Stationen. In dieser Arbeit wird ein MAC-Protokoll für hochratige und latenzarme drahtlose Verbindungen vorgestellt. Dazu werden sowohl Punkt-zu-Punkt- als auch Punkt-zu-Mehrpunkt-Verbindungen auf ihre speziellen Anforderungen bei der Implementierung der MAC-Komponenten in einer programmierbaren Hardware (FPGA) analysiert. Eine Integration des MAC-Protokolls zusammen mit einem OFDM-Basisbandprozessor mit Brutto-Datenraten größer 5 GBit/s erlaubt die Überprüfung der Funktionalität sowie die Messung wichtiger Protokollparameter unter realen Einsatzbedingungen. Das vorgeschlagene Medienzugriffsprotokoll unterstützt den Einsatz von Beamsteering-Verfahren zur Suche von benachbarten Kommunikationsteilnehmern und den gleichzeitigen räumlich getrennten Kanalzugriff mehrerer Kommunikationsteilnehmer. Eine Anwendungsschnittstelle für nutzerspezifische Implementierungen mit exklusivem Zugriff auf das Übertragungsmedium erleichtert die Integration zusätzlicher Funktionalität wie z.B. eine hochauflösende Entfernungsmessung. Weiterhin wird ein Verfahren zur latenzarmen Detektierung und Umschaltung blockierter Pfade vorgestellt. Umfangreiche Simulationen bestätigen die Funktionalität des MAC-Protokolls in unterschiedlichen Szenarien mit und ohne Übertragungsfehler. N2 - The progress in the technology leads to higher performance of wireless services with high requirements in latency, jitter, and data rates. Current digital protocols for wired high definition multimedia transmissions (HDMI, Display Port) or peripheral interfaces (USB, PCIe, SATA) reach data rates in the order of several gigabits per second. The transmission of the content, e.g., movie and music streaming, or file transfers with broadband wireless transmission techniques allows more easy setup procedures and results in better usability in indoor environments. The infrastructure for mobile services requires transmission systems with high data rates and low latencies of below 5 ms for connecting mobile base stations to the core network. These connections can also be used for building up small-cells in the inner cities, because in some cases there are no wired connections possible. The daisy-chaining of the connections increases the distance between the core network and provides additional access points for the mobile base stations. However, the latency is increasing for stations with higher distance between them. This work presents a MAC protocol for high data rate and low latency connections. Therefore, the requirements for the integration of the components of the MAC protocol in a programmable hardware (FPGA) are analyzed for point-to-point and point-to-multi-point connections. The integration of the MAC protocol together with an OFDM baseband processor with gross data rates of about 5 GBit/s allows the test of the functionality and the measurement of important parameters of the protocol under real operational conditions. The proposed MAC protocol supports the use of beamsteering methods for searching of stations in the neighborhood and allows simultaneous space division access of stations. Additionally, a method for low latency detection and switching of blocked connections is presented. An application interface for user-defined implementations can assign exclusive access to the transfer medium. This facilitates the integration of additional functionality, e.g., high definition measurements of distances (ranging). Exhaustive simulations confirm the functionality of the MAC protocol in different scenarios with and without transmission errors. KW - Drahtlose Breitbandkommunikation KW - Drahtlose Medienzugriffssteuerung (MAC) KW - Hochdirektive Antennen KW - Wireless Broadband Communication KW - Highly Directional Antennas KW - Breitbandkommunikation KW - Breitbandantenne KW - Funktechnik KW - Zugangsverfahren Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34828 ER -