TY - THES A1 - Krishnegowda, Karthik T1 - Investigation of PSSS technologies to achieve 100 Gbps and beyond T1 - Untersuchung von PSSS-Technologien zur Erreichung von 100 Gbps und darüber hinaus N2 - The requirement for wireless communication with a speed beyond 100 Gbps is growing. There are mainly two possible approaches to achieve 100 Gbps system. One approach is to target lower transmission bandwidth and very high spectral efficiency. This method requires advanced digital signal processing operations, which are power-hungry. Another possible path is to go for a high-transmission bandwidth and a moderate spectral efficiency. We decided for this direction to implement a 100 Gbps system. We have chosen parallel sequence spread spectrum (PSSS) as an analog-friendly mixed-signal modulation where most of the baseband processing is in the analog domain, and only a small part is in the digital domain. For the channel equalization, we consider an “effective channel” that takes into account the wireless channel and the effects of the transmitter and receiver hardware impairments. The influence of the nonlinear channel response was analyzed for a PSSS modulated signal by employing the RAPP model for the power amplifier. For the first time, we performed a Hardware-In-The-loop experiment using PSSS modulation in the terahertz band. A PSSS modulated signal at a chip rate of 20 Gcps with spectral efficiency of 4 bit/s/Hz is transmitted using a 230 GHz RF-frontend operating in the linear range to achieve a data rate of 80 Gbps. One more important property is that the channel estimation and equalization are performed in the analog domain. A high-speed channel equalization algorithm was developed and implemented on FPGA/ASIC, which operates at(1/10)th of PSSS symbol rate. A parallel PSSS encoder transmitter architecture was designed to work at a high chip rate, and it was implemented on FPGA /ASIC and had an energy efficiency of 0.21 pJ bit−1 on 28nm ASIC. In this Thesis, we put forward a case for the analog-friendly modulation scheme called PSSS. This scheme does not only modulates the signal but rather builds up an eco-system (such as channel estimation, equalization, and synchronization), which is responsible for the baseband operation. N2 - Der Bedarf an drahtlosen Kommunikationssystemen mit einer Übertragungsgeschwindigkeit von 100 Gbps und mehr wächst stetig an. Es gibt zwei mögliche Ansätze, um ein 100-Gbit/s-System zu erreichen. Ein Ansatz besteht darin, eine geringere Übertragungsbandbreite und eine sehr hohe spektrale Effizienz anzustreben. Dieses Verfahren erfordert fortschrittliche digitale Signalverarbeitungsvorgänge, die energieintensiv sind. Ein weiterer möglicher Weg ist die Wahl einer hohen Übertragungsbandbreite und einer moderaten spektralen Effizienz. Wir haben uns für diese Richtung entschieden, um ein 100 Gbps-System zu implementieren. Wir haben Parallel Sequence Spread Spectrum (PSSS) als analog-freundliche Mixed-Signal-Modulation gewählt, bei der sich der Großteil der Basisbandverarbeitung im analogen Bereich und nur ein kleiner Teil im digitalen Bereich befindet. Für die Kanalentzerrung betrachten wir einen “effektiven Kanal”, der den drahtlosen Kanal und die Auswirkungen der Hardwarebeeinträchtigungen von Sender und Empfänger berücksichtigt. Der Einfluss der nichtlinearen Kanalantwort wurde für ein PSSS-moduliertes Signal analysiert, indem das RAPP-Modell verwendet wurde, das den Leistungsverstärker modelliert. Zum ersten Mal haben wir ein Hardware-In-The-Loop-Experiment mit PSSS-Modulation im Terahertz-Bereich durchgeführt. Ein PSSS-moduliertes Signal mit einer Chiprate von 20 Gcps und einer spektralen Effizienz von 4 bit/s/Hz wird mit einem 230 GHz RF-Frontend übertragen, das im linearen Bereich arbeitet, um eine Datenrate von 80 Gbps zu erreichen. Eine weitere wichtige Eigenschaft ist, dass die Kanalschätzung und -entzerrung im analogen Bereich durchgeführt wird. Ein besonders schneller Algorithmus zur Kanalentfaltung, der mit (1/10)th der PSSS-Symbolrate arbeitet, wurde entwickelt und auf FPGA/ASIC implementiert. Eine parallele PSSS-Encoder-Senderarchitektur wurde entwickelt, um mit hoher Chiprate zu arbeiten, und sie wurde auf FPGA /ASIC implementiert und hatte eine Energieeffizienz von 0.21 pJ bit−1 auf 28nm ASIC. In dieser Arbeit stellen wir ein Modulationsschema namens PSSS als Beispiel für analogfreundliche Signalverarbeitung vor. Dieses Schema moduliert nicht nur das Signal, sondern ist umgeben von einem Ökosystem (z.B. Kanalschätzung, Entzerrung und Synchronisation), das für den Basisbandbetrieb verantwortlich ist. KW - Submillimeter-wave KW - Broadband receiver KW - PHY layer KW - Hardware-in-the-loop KW - Wireless KW - Drahtlos KW - Submillimeterwelle KW - Breitband-Empfänger KW - THz KW - PSSS KW - Drahtloses lokales Netz KW - Breitbandempfänger KW - Hardware-in-the-loop KW - Terahertzbereich Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52055 ER - TY - THES A1 - Büchner, Steffen T1 - Applying the stream-processing paradigm to ultra high-speed communication systems T1 - Anwendung des Strom-Verarbeitungs-Paradigmas auf Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme N2 - In the last 30 years, communication became one of the most important pillars of our civilization. Every day terabytes of information are moved wired and wireless between computers. In order to transport this amount of data, researchers and industry increase the data rates of the underlying communication networks with impressive speed. However, such ultra-high data rates are unavailable at the communication endpoints. One reason why ultra-high data rates are still not available for the communication endpoints is their inability to handle the protocol processing at this data rate. In order to enable communication endpoints to process high-volume data streams, the protocol processing has to be parallelized and optimized on all processing levels. However, parallelization and optimization are cumbersome tasks, which are further complicated as the protocol processing is traditionally carried out by the operating system. This thesis aims at circumventing these problems by moving the protocol processing into external processing hardware and interpreting communication protocols as stream processing problems. In order to achieve ultra-high data rates at the communication endpoints, a protocol stream processing design approach was developed and evaluated. The design process is separated into implementation, soft real-time analysis, parallelization, and mapping steps, which allow a scalable protocol implementation without paradigm changes. Furthermore, a data link protocol for 100 Gbit/s wireless was developed and implemented with the new stream processing design concept, in order to show its feasibility. The data link protocol is configurable for different communication conditions and easy to parallelize by providing different granularities of packets. The proposed design-process has shown to be suitable for uncovering bottlenecks and helping with debugging the individual stages of the protocol. N2 - In den letzten 30 Jahren wurde die ständig verfügbare elektronische Kommunikation zu einer der wichtigsten Säulen unserer Zivilisation. Jeden Tag werden Terabyte an Informationen drahtgebunden und drahtlos zwischen Computern übertragen. Um diese Datenmenge zu transportieren, erhöhen Forscher und Industrie die Datenraten der zugrunde liegenden Kommunikationsnetze mit beeindruckender Geschwindigkeit. Solche ultrahohen Datenraten sind jedoch an den Kommunikationsendpunkten nicht verfügbar. Ein Grund, warum für die Kommunikationsendpunkte immer noch keine extrem hohen Datenraten zur Verfügung stehen, ist die Unfähigkeit, die Protokollverarbeitung mit dieser Datenrate durchzuführen. Damit Kommunikationsendpunkte hochvolumige Datenströme verarbeiten können, muss die Protokollverarbeitung auf allen Verarbeitungsebenen parallelisiert und optimiert werden. Parallelisierung und Optimierung sind jedoch komplizierte und fehleranfällige Aufgaben. Diese Herausforderung wird weiter verstärkt, da die Protokollverarbeitung traditionell im Betriebssystemkern durchgeführt wird. In dieser Arbeit werden diese Herausforderungen gelöst, indem die Protokollverarbeitung in externe Verarbeitungshardware ausgelagert wird und indem Kommunikationsprotokolle als Stream Processing Probleme interpretiert werden. Um ultrahohe Datenraten an den Kommunikationsendpunkten zu erreichen, wurde ein Designansatz für die Verarbeitung von Protokolldatenströmen entwickelt und bewertet. Der Designprozess ist in Implementierungs-, Weiche-Echtzeitanalyse-, Parallelisierungs- und Mapping-Schritte unterteilt, mit welchen eine skalierbare Protokollimplementierung ohne Paradigmenwechsel ermöglicht wird. Darüber hinaus wurde ein Datenverbindungsprotokoll für drahtlose 100 Gbit/s Kommunikation entwickelt und mit dem neuen Stream Processing Designkonzept implementiert, um dessen Leistungsfähigkeit zu demonstrieren. Das Datenverbindungsprotokoll ist für verschiedene Kommunikationsbedingungen konfigurierbar und lässt sich durch unterschiedliche Granularitäten der Pakete leicht parallelisieren. Der vorgeschlagene Entwurfsprozess hat sich als geeignet erwiesen, Verarbeitungsengpässe aufzudecken und bei der Fehlersuche in den einzelnen Phasen der Entwicklung zu helfen. KW - Stream processing KW - Ultra high speed communication systems KW - Communication protocols KW - Wireless communication KW - End2End100 KW - Stromverarbeitung KW - Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme KW - Kommunikationsprotokolle KW - Drahtlose Kommunikation KW - Kommunikationsprotokoll KW - Protokollverarbeitung KW - Hochgeschwindigkeitskommunikation KW - End2End100 Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52462 ER -