TY - THES A1 - Hund, Johannes T1 - Entwurf eines robusten drahtlosen Kommunikationssystems für die industrielle Automatisierung unter harten Echtzeitbedingungen auf Basis von Ultrawideband-Impulsfunk T1 - Design of a robust wireless communication system for industrial automation with hard real-time constraints based on ultra-wideband impulse radio N2 - Ziel dieser Dissertation war es, die Eignung von Ultra-Breitband-Pulsfunk (IR-UWB) für die drahtlose Kommunikation in der Sensor/Aktor-Ebene der Fertigungsautomatisierung zu untersuchen. Dazu wurde ein drahtloses Kommunikationssystem auf Basis standardisierter Protokolle entworfen und untersucht. Diese Anwendung erfordert die Erfüllung harter Echtzeitfähigkeit im Bereich weniger Millisekunden in industriellen Umgebungen. Ein solches Umfeld stellt aufgrund eines hohen Rauschpegels und vieler metallischer Oberflächen, die Multipfad-Effekte verursachen, sehr hohe Ansprüche an das Latenzverhalten und die Robustheit. Deshalb waren die Hauptziele die Reduzierung von Latenz und gleichzeitige Erhöhung der Robustheit für den existierenden, auf IR-UWB basierenden Standard IEEE 802.15.4a. Dieser Standard ist unter anderem deshalb vielversprechend, da er sich mit sehr preisgünstigen, nicht-kohärenten Empfängern von geringer Komplexität umsetzen lässt, die trotzdem relativ robust gegenüber Multipfad-Effekten sind. Es wurde gezeigt, dass sich auch mit diesen günstigen Geräten durch Optimierung des Standards eine hohe übertragungssicherheit bei geringer Latenz realisieren lässt. Es wurden Modifikationen zur Optimierung der Robustheit und Latenz des bisher üblichen Designs von nicht-kohärenten IR-UWB-Empfängern vorgestellt. Durch Ergänzungen zu der im Standard beschriebenen Modulation und Kodierung konnte die Verlässlichkeit zusätzlich gesteigert werden. Um diese optimierte PHY-Schicht effizient einsetzen zu können, wurde eine spezialisierte MAC-Schicht für die Automatisierung, die in einem Entwurf für den kommenden Standard IEEE 802.15.4e beschrieben wird, eingesetzt. Da bei dieser MAC-Schicht die Kommunikationsmuster im Voraus bekannt sind, war weitere schichtübergreifende, applikations-spezifische Optimierung möglich, die eine weitere Reduzierung der Latenz sowie eine Erhöhung der Robustheit erbrachte. Im Zuge der Arbeit wurde ein flexibel konfigurierbarer Simulator für IR-UWB auf Basis von industriell akzeptierten Kanalmodellen erstellt. Dieser Simulator wurde auch zur Evaluation und Verifikation der Forschungsergebnisse benutzt. Das entworfene Gesamtsystem ist über mehrere Parameter konfigurierbar und dadurch an weitere Anwendungen in der Automatisierung anpassbar. Eine dieser Konfigurationen wurde durch Simulation evaluiert. Sie zeigt mindestens die gleiche und zum Teil bessere Performance als bisherige drahtlose oder drahtgebundene Lösungen für die Sensor/Aktor-Ebene der Fertigungsautomatisierung, wie z.B. AS-Interface, Bluetooth I/O oder WISA. Für den repräsentativen Fall von 32 Teilnehmern mit jeweils einem Byte Prozessdaten erreicht sie eine Zykluszeit von 1,88 ms. Damit kann eine eine mittlere Reaktionszeit von 985 µs erreicht werden und eine harte Echtzeitschranke von 15 ms mit einer Fehlerwahrscheinlichkeit unter 10^-9 eingehalten werden. Das Kommunikationssystem wurde auch in Hardware auf FPGA-Basis implementiert. Da das benutzte analoge Front-End, ein früher Prototyp eines IEEE 802.15.4a-kompatiblen Front-Ends, noch keine repräsentativen Messungen zuließ, wurde die Funktion durch eine Basisbandverbindung über Kabel verifiziert. N2 - Goal of this thesis was to investigate the suitability of Ultra-Wideband Impulse Radio (IR-UWB) for wireless communication in the sensor-actuator layer of industrial factory automation by designing and evaluating a wireless communication system based on this technology. Another requirement was that the system should be using standardized protocols or products wherever possible. The application scenario results in hard real-time constraints in the order of few milliseconds. Those are to be fulfilled in rough environments with high noise figures and many metallic objects, that are causing a lot of multipath effects. Thus, the primary subjects were to reduce latency and improve robustness for the existing IR-UWB based standard IEEE 802.15.4a. A very appealing feature of that standard is that it allows the use of very cheap, low complexity non-coherent devices. It was discovered, that it is possible to improve the robustness of transmissions while still using these low-cost, low-complexity devices with only few additions to the existing standard. Several contributions to the state of the art of low-cost, low-complexity receiver design for IR-UWB and changes in modulation and coding were made to enhance the robustness of the existing standard. To use the resulting improved PHY layer efficiently, an exisiting specialized MAC layer for factory automation, as described in the draft standard IEEE 802.15.4e, was used. This MAC layer enabled further application specific cross-layer improvements that exploit the known communication pattern to provide a lower latency and higher resilience. The resulting communication system is configurable to adopt to different automation applications and provides at least equal and partly better performance than existing wire-bound or wireless solutions for the sensor-actuator level of industrial factory automation, like e.g. AS-Interface, Bluetooth I/O or WISA. For the representative case of 32 slave nodes with one byte of payload data each, the system provides a cyce time of 1.88 ms. It therefore allows to fulfill a hard realtime boundary of 15 ms with an error probability below 10^-9. During the work, a highly configurable simulator for IR-UWB based on industry-grade channel models has been developed to verify the results. The communication system was implemented in hardware based on FPGA. Since the RF-frontend was not ready for test, the verification of MAC and baseband functionality was acomplished using a baseband back-to-back test method. KW - Drahtloses lokales Netz KW - Ultraweitband KW - Breitbandübertragung KW - Echtzeitverarbeitung KW - UWB KW - Automatisierung KW - Echtzeit KW - Impulsfunk KW - IEEE 802.15.4a KW - UWB KW - Automation KW - Real-time KW - Impulse radio KW - IEEE 802.15.4a Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-25219 ER - TY - THES A1 - Krstic, Milos T1 - Request-driven GALS technique for datapath architectures N2 - In this thesis a novel Globally Asynchronous Locally Synchronous (GALS) technique applicable to wireless communication systems and generally to datapath architectures is presented. The proposed concept is intended for point-to-point communication with very intensive but bursty data transfer. This concept is based on a request-driven operation of locally synchronous modules. The key idea is that a module can use the input request signal as its clock while receiving a burst of data. The developed GALS technique is applied to the design of an IEEE 802.11a compliant baseband processor with the aim to alleviate the problems of system integration, power consumption and electro-magnetic interference. The GALS design was compared with a synchronous version of the baseband processor. In our experimental setup we have measured a 1% reduction in dynamic power consumption, 30% reduction in instantaneous supply voltage variations, and 5 dB reduction in spectral noise. N2 - In dieser Doktorarbeit wird eine global asynchrone, lokal synchrone (GALS) Technik, die auf drahtlose Kommunikationssysteme und im Allgemeinen auf Datenpfad-Architekturen anwendbar ist, dargestellt. Das vorgeschlagene Konzept ist für Punkt-zu-Punkt organisierte Strukturen mit sehr intensiver, aber Block organisierter Datenübertragung vorgesehen. Dieses Konzept basiert auf einem Request-driven Betrieb der lokalen synchronen Blöcke. Die Schlüsselidee ist, dass ein Modul das Request-Signal als Taktsignal beim Empfangen eines Blocks von Daten benutzen kann. Die entwickelte GALS-Technik wird auf das Design eines IEEE 802.11a kompatiblen Basisbandprozessors angewendet, um die Probleme System-Integration, Leistungsaufnahme und elektromagnetische Störung zu vermindern. Das GALS-Design wird mit einer synchronen Version des Basisbandprozessors verglichen. Unsere Messungen ergaben eine Verringerung des dynamischen Energieverbrauchs um 1%, eine Verringerung von Versorgungsspannungs-Schwankungen um 30% und eine Reduktion des spektralen Rauschens um 5 dB. KW - GAL KW - GALS KW - Systemintegration KW - Asynchroner Entwurf KW - EMI KW - BIST Y1 - 2006 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-000000888 ER - TY - THES A1 - Zeidler, Steffen T1 - Enabling functional tests of asynchronous circuits using a test processor solution T1 - Realisierung von Funktionaltests asynchroner Schaltungen unter Verwendung einer Testprozessorlösung N2 - During the last years, the asynchronous design style has been rediscovered as a potential solution to upcoming design issues in deep-submicron technologies. However, besides the lack of commercial tools supporting this design style, one major challenge is the test of asynchronous designs. Especially their event-driven behavior leads to problems during test. Basically, the timing of asynchronous circuits is determined by gate and wire delays that are sensitive to variations of environmental parameters (process, voltage and temperature). This leads to uncertainties in the timing of the responses. Consequently, standard commercial test systems cannot be used, because such systems read the responses at specific cycles and, therefore, could reject fault-free devices. Furthermore, available hardware testers are, in principle, not designed to react to signal events from the design-under-test as it is necessary to establish asynchronous communication via handshake signalling. As a result, even simple functional tests that only apply stimuli and read the responses of the design-under-test cannot be realized without preparatory measures. This work addresses these issues and proposes a concept to enable functional tests of asynchronous designs. The concept is based on a special test processor that provides generic interfaces used to establish asynchronous handshake communication with a device-under-test. By this, elastic functional tests can be realized that overcome the static timing of conventional tests and emulate the real operating environment of the design. Apart from the generic test processor architecture, an essential part of the concept deals with the establishment of the processor as a stand alone or embedded test equipment. A workflow is provided that describes how the device-under-test can be embedded into the test processor environment for performing the tests. Besides the interconnection between the asynchronous design and the test processor, this especially includes the generation of programs that realize the functional tests of the design. A methodology is introduced that generates the desired programs for the processor from a standard functional simulation of the design-under-test. Based on the generic concept, a framework including both a test processor implementation and the realization of the program generation is delivered. In order to evaluate the entire concept, this framework has been applied to functionally test an asynchronous arithmetic-logic-unit. In combination with additional experiments, conducted to determine the required resources, it has been shown that the introduced concept is a suitable approach to test asynchronous designs. N2 - Aufgrund von Problemen bei der Integration komplexer Systeme in nano-skalierten Technologien zeichnet sich in den letzten Jahren der Trend zum asynchronen Entwurf integrierter Schaltungen ab. Allerdings wird dieser Paradigmenwechsel neben dem Mangel an Entwurfswerkzeugen insbesondere durch Probleme beim Testen gehemmt. Diese Probleme ergeben sich aus der Ereignis-getriebenen Funktionsweise von asynchronen Schaltungen, deren Zeitverhalten durch Leitungs- und Gatterverzögerungen bestimmt wird. Da diese Verzögerungen von Umgebungsparametern wie Temperatur und Versorgungsspannung, aber auch von Prozessvariationen abhängen, führt dies zu Unbestimmtheit im Antwortverhalten eines asynchronen Prüflings. Da jedoch kommerzielle Testsysteme die Ausgaben eines Prüflings zu festgelegten Zeitpunkten erwarten, kann diese Unbestimmtheit dazu führen, dass ein asynchroner Prüfling als fehlerhaft deklariert wird, obwohl dieser richtige Ausgaben - allerdings zu unerwarteten Zeitpunkten - liefert. Hinzukommt, dass kommerzielle Hardwaretester nicht dazu konzipiert sind, auf vom Prüfling erzeugte Signalereignisse zu reagieren. Diese Fähigkeit ist jedoch Grundvoraussetzung für die Kommunikation mit einem asynchronen Prüfling mittels so genannter Handshake-Verfahren. Als Folge können selbst einfache Funktionaltests, die die reale Umgebung des Prüflings emulieren sollen, mit Standardtestern nicht durchgeführt werden. Diese Arbeit greift diese Problematik auf und liefert ein Konzept, das Funktionaltests für asynchrone Schaltungen ermöglicht. Dieses Konzept beruht auf einem speziellen Testprozessor, welcher generische Schnittstellen zur asynchronen Handshake-basierten Kommunikation mit dem Prüfling bereitstellt. Dadurch werden elastische Tests ermöglicht, die das statische Zeitverhalten konventioneller Tests vermeiden und folglich die reale Betriebsumgebung eines asynchronen Designs emulieren können. Neben der generischen Architektur des Testprozessors umfasst das Konzept auch eine Beschreibung, wie der Prozessor als Testwerkzeug etabliert werden kann. Zum einen muss dazu der Prüfling in die Testprozessorumgebung eingebettet werden. Dazu muss insbesondere eine Verbindung zwischen den Schnittstellen des Prüflings und des Prozessors hergestellt werden. Zum anderen werden für die Realisierung der durchzuführenden Funktionaltests Programme für den Testprozessor benötigt. Zu diesem Zweck wird eine Methodik vorgestellt, die aus einer Standardfunktionalsimulation ein entsprechendes Testprozessorprogramm generiert. Aufbauend auf dem generischen Konzept wird ein Framework beschrieben, das eine Implementierung des Prozessors sowie der Programmgenerierung beinhaltet. Zur Evaluierung des Konzepts wurde dieses Framework für den Funktionaltest eines asynchronen Designs angewendet. Zusammen mit weiteren Experimenten, die die benötigten Ressourcen bestimmen, konnte dadurch erfolgreich gezeigt werden, dass das Konzept ein geeignetes Verfahren für den Funktionaltest asynchroner Schaltungen darstellt. KW - Asynchrones Schaltwerk KW - Prüftechnik KW - Fehlererkennung KW - Asynchrone Schaltungen KW - Funktionaltest KW - Testprozessor KW - Transferprotokoll KW - Nichtdeterminismus KW - Asynchronous circuits KW - Functional test KW - Test processor KW - Transfer protocol KW - Nondeterminism Y1 - 2013 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-29643 ER - TY - THES A1 - Sun, Yaoming T1 - Design of an integrated 60 GHz Transceiver Front-End in SiGe:C BiCMOS Technology T1 - Design eines integrierten 60 GHz Tansceiver Frontends in SiGe:C BiCMOS Technologie N2 - This thesis describes the complete design of a low cost 60 GHz front end in SiGe BiCMOS technology. It covers the topics of a system plan, designs of building blocks, designs of application boards and real environment tests. Different LNA and mixer topologies have been investigated and fabricated. Good agreements between measurements and simulations have been achieved by using the self-developed component models. A transceiver front end system is built based on these blocks. A heterodyne architecture with a 5 GHz IF is adopted because it is compatible with the standard IEEE 802.11a, which allows the reuse of some existing building blocks of the 5 GHz transceiver. The transceiver chips are assembled onto application boards and connected by bond-wires. Bond-wire inductances have been minimized by using a cavity and compensated by an on board structure. The front end has been tested by both QPSK and OFDM signals in an indoor environment. Clear constellations have been measured. This was the first silicon based 60 GHz demonstrator in Europe and the second in the world. N2 - Diese Arbeit beschreibt das komplette Design eines Low-Cost 60-GHz Frontends in SiGe-BiCMOS-Technologie. Sie beinhaltet die Themen Systemplanung, Design der Baugruppen, Design der Anwendungsplatinen und Tests in einer realen Umgebung. Verschiedene LNA- und Mischer-Topologien wurden untersucht und hergestellt. Gute Übereinstimmung zwischen den Messungen und Simulationen wurde durch die Verwendung selbst entwickelter Modelle für passive Komponenten erreicht. Basierend auf diesen Blöcken wurde ein Transceiver Frontend System gebaut. Eine heterodyne Architektur mit einer Zwischenfrequenz von 5 GHz wurde benutzt, weil sie kompatibel ist mit dem Standard IEEE 802.11a, was die Wiederverwendung einiger existierender Bausteine eines 5-GHz-Transceivers ermöglicht. Die Transceiver-Chips wurden auf Anwenderplatinen montiert und durch Bonddrähte verbunden. Die Bonddraht-Induktivitäten wurden durch die Verwendung eines Hohlraums auf des Platine minimiert und durch ein Anpassungsnetzwerk kompensiert. Das Frontend wurde sowohl mit QPSK- als auch OFDM-Signalen in einer In-Haus-Umgebung getestet. Eine fehlerfreie Datenübertragung konnte demonstriert werden. Dies war der erste Silizium-basierte 60-GHz-Demonstrator in Europa und der zweite in der Welt. KW - MMIC KW - Hochfrequenzschaltung KW - Transceiver KW - 60-GHz-Transceiver KW - MMIC KW - Integrierte Hochfrequenzschaltungen KW - Einchip-Lösung KW - Drahtlose Kommunikation KW - 60 GHz transceiver KW - MMIC KW - RFIC KW - Single chip solution KW - Wireless communication Y1 - 2009 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-11384 ER - TY - THES A1 - Babić, Milan T1 - GALS methodology for substrate noise reduction in mixed-signal integrated circuits T1 - GALS-Methodik zur Reduzierung des Substratrauschens in integrierten Schaltkreisen mit gemischten Signalen N2 - Mixed signal integrated circuits (MSICs) contain both analog and digital circuitry, integrated together on the same die. While this integration brings many benefits, it also gives rise to the issue of substrate noise coupling between the noisy digital circuitry and noise-sensitive analog circuitry. In order to counteract this issue, various substrate noise reduction methodologies had been developed so far. This thesis explores a new approach in substrate noise reduction – using a GALS (globally-synchronous, locally-asynchronous) design strategy for the digital part of a MSIC, in order to reduce the noise generation at its source. GALS architectures consist of several locally synchronous modules (LSMs) which communicate asynchronously to each other. By converting an initially synchronous architecture of digital circuitry into a GALS architecture, simultaneous switching noise generated by this circuitry can be reduced. While GALS had already been used for reducing other types of simultaneous switching noise, this is, to the best of the author’s knowledge, the first attempt to develop a GALS-based methodology for substrate noise reduction. In order to be able to theoretically analyze GALS-based methodologies for substrate noise suppression, corresponding models at high abstraction level for substrate noise generation and substrate noise propagation in lightly doped substrates (which is a type of substrate mostly used for MSICs) have been developed. These models have further been used for developing two new GALS-based substrate noise reduction methodologies: harmonic-balanced plesiochronous GALS partitioning (HB) and harmonic-and-area-based plesiochronous GALS partitioning with power domain separation (HAB). A theoretical analysis has shown that HB can reach substrate noise attenuation of up to 20log⁡(M), where M is the number of LSMs of the resulting GALS system. On the other hand, the attenuation achievable by HAB depends on the distribution of switching current harmonics and area among the partitions, as well as from the substrate itself. For each of the two methodologies, a suitable partitioning procedure for a practical application has been developed; these partitionig procedures have been numerically evaluated in MATLAB. HB has further been embedded within the EMIAS CAD tool, where it has been evaluated on a real design example – a wireless sensor node. A special case of HAB for low frequencies has been applied for developing a test chip called SGE (power domain Separation and Galsification Experiment). The measurements on silicon have proved the applicability of the methodology. N2 - Integrierte Schaltkreise mit gemischten Signalen (MSICs) enthalten sowohl analoge als auch digitale Schaltungen, die zusammen auf demselben Chip integriert sind. Während diese Integration viele Vorteile gewährt, führt sie anderseits zur Kopplung des Substratrauschens zwischen den rauschgenerierenden digitalen Schaltungen und rauschempfindlichen analogen Schaltungen. Um diesem Problem entgegenzuwirken, wurden bisher verschiedene Methoden zur Reduzierung des Substratrauschens entwickelt. In dieser Dissertation wird ein neuer Ansatz zur Reduzierung des Substratrauschens untersucht – Verwendung der GALS (global-asynchron, lokal-synchron) Entwicklungsstrategie für den digitalen Teil des MSICs, um die Erzeugung des Rauschens an seiner Quelle zu reduzieren. GALS Architekturen bestehen aus mehreren lokal-synchronen Modulen (LSMs), die miteinander asynchron kommunizieren. Durch Umwandlung der synchronen Architektur eines digitalen Schaltkreises in eine GALS Architektur kann das vom Schaltkreis erzeugte simultane Schaltungsrauschen signifikant reduziert werden. Während GALS schon zur Reduzierung von anderen Arten des simultanes Schaltrauschens eingesetzt wurde, ist das, nach bestem Wissen des Autors, der erste Versuch, eine GALS-basierte Methodik zur Reduzierung des Substratrauschens zu entwickeln. Um GALS-basierte Methoden zur Unterdrückung des Substratrauschens theoretisch analysieren zu können, wurden die entsprechenden Modellen zur Erzeugung des Substratrauschens und zur Übertragung des Substratrauschens durch schwach-dotierte Substrate (die meistgenutzte Art der Substrate für MSICs) auf hohem Abstraktionsniveau entwickelt. Diese Modellen wurden zur Entwicklung der zwei neuen GALS-basierten Methoden zur Reduzierung des Substratrauschens benutzt: „Harmonic-ballanced plesiochronous GALS partitioning“ (HB) und „Harmonic-and-area-based plesiochronous GALS partitioning with power domain separation“ (HAB). Eine theoretische Analyse hat gezeigt, dass durch HB eine Dämpfung des Substratrauschens bis 20log⁡(M) erreicht werden kann, wobei M die Anzahl der LSMs des resultierenden GALS Systems ist. Auf der anderen Seite, hängt die durch HAB erreichbare Dämpfung von der Verteilung der harmonischen Schwingungen des Schaltstroms und der Fläche unter den LSMs, sowie von dem Substrat ab. Zur praktischen Anwendung jeder dieser zwei Methoden wurde ein entsprechendes Verteilungsverfahren entwickelt; diese Verteilungsverfahren wurden dann in MATLAB numerisch evaluiert. HB wurde in den EMIAS CAD Werkzeug eingebunden und so auf einem Beispiel des realen Entwurfs – einem drahtlosen Sensorknoten – evaluiert. Ein Sonderfall des HABs für tiefe Frequenzen wurde angewendet, um ein Testchip namens SGE (power domain Separation and Galsification Experiment) zu entwickeln. Die Anwendbarkeit der Methode wurde durch die Messungen auf dem Silizium nachgewiesen. KW - GALS KW - Plesiochronous clocking KW - Simultaneous switching noise KW - Substrate noise KW - MSIC KW - Plesiochrones Takten KW - Simultanes Schaltrauschen KW - Substratrauschen KW - Partitionierung KW - LSM KW - GALS KW - Mixed-Signal-Schaltung KW - Rauschunterdrückung Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-57264 ER - TY - THES A1 - Piz, Maxim T1 - Wideband OFDM System for Indoor Communication at 60 GHz T1 - Ein Breitband-OFDM-System für lokale drahtlose Kommunikation im 60-GHz-Band N2 - The license-free 60 GHz band enables a new breed of wireless networks offering data rates in the range of one to a few Gigabit per second over short distances. This thesis investigates the performance of a 60 GHz system using coded OFDM modulation and directive antennas for the transmitter and receiver. The study includes the impact of the 60 GHz propagation channel, impairments of a frontend in Si-Ge technology and considerations with respect to an efficient implementation. A major part of the work consists in the specification of a physical layer, which is optimized for the given wireless link and enables an implementation with programmable logic devices at moderate clock speed. For the selection of a channel code, the performance of two coding schemes is compared for the 60 GHz channel. The first scheme consists of a standard convolutional code and an outer Reed-Solomon code, whereas the second scheme is made up of an LDPC code with similar complexity. The interleaving scheme for the convolutional code is optimized to yield best performance. Furthermore, algorithms are developed and simulated for all essential system components of the OFDM receiver. The implementation of these components is also considered. A new synchronization scheme is introduced, which offers a high degree of robustness at low complexity. In this scheme, the fine timing synchronization shares the same hardware resources as the channel estimator. This approach results in a significant reduction of chip area. A new tracking algorithm is developed, which adequately compensates for the fluctuations of carrier phase, timing and channel impulse response. Finally, the implementation of the FFT and Viterbi decoder is discussed. The system architecture of the receiver requires a high degree of parallel processing and uses a deep processing pipeline to keep the clock frequency low. It is shown how to combine the system components into an efficient system under these conditions. The performance of the complete system is investigated for the static and time-variant channel. It is shown that despite the low complexity and high latency, the system achieves good performance. The baseband processor has been realized as a narrowband version with 400 MHz channels and broadband version with 2 GHz channels and improved algorithms. This has been done on an FPGA platform. N2 - Das lizenzfreie 60 GHz Band ermöglicht den Einsatz von neuartigen drahtlosen Netzwerken, welche über kurze Distanzen Datenraten in der Größenordnung von ein bis mehreren Gigabit pro Sekunde bereitstellen können. Die Arbeit untersucht die Leistungsfähigkeit eines 60 GHz Richtfunksystems auf Basis der OFDM Modulation mit Kanalkodierung. Dies geschieht unter Berücksichtung der 60 GHz Kanaleigenschaften, Einflußfaktoren des analogen Frontends in Si-Ge Technologie und Betrachtungen hinsichtlich einer effizienten Implementierung. Einen wesentlichen Teil der Arbeit bildet die Spezifikation einer physikalischen Schicht, welche für die betrachtete Funkstrecke optimiert ist und eine Implementierung in komplexen Logikbausteinen mit moderaten Taktraten gestattet. Für die Auswahl des Kanalcodes wird ein Standard-Faltungscode mit einem äußeren Reed-Solomon Code einem LDPC-Code ähnlicher Komplexität gegenübergestellt. Hierfür wird der Interleaver für den Faltungscode optimiert, um die Korrekturfähigkeit für den 60 GHz Kanal zu erhöhen. Des Weiteren werden Algorithmen für die wesentlichen Systemkomponenten eines OFDM-Empfängers entwickelt, simuliert und schließlich auf Implementierungsebene betrachtet. Ein neuer Synchronisationsalgorithmus wird vorgestellt, der einen hohen Grad an Robustheit bei geringer Komplexität aufweist. Die zeitliche Feinsynchronisation und Kanalschätzung teilen sich gleiche Schaltungsressourcen, um den Hardwareaufwand zu reduzieren. Ein Tracking-Algorithmus wird erarbeitet, der die zeitlichen Schwankungen der Trägerphase, des Abtasttaktes und der Kanalimpulsantwort adäquat ausgleichen kann. Schließlich wird auf die Implementierung der FFT und des Viterbi Decoders eingegangen. Die Systemarchitektur des Digitalempfängers weist einen hohen Grad an Parallelverarbeitung auf und verwendet eine tiefe Pipeline-Prozessstrecke, um die Taktfrequenzen gering zu halten. Es wird gezeigt, wie sich die Komponenten unter diesen Umständen zu einem effizienten Gesamtsystem zusammenfügen lassen. Die Leistungsfähigkeit des Systems wird sowohl im statischen als auch zeitvarianten Kanal per Simulation ermittelt. Es wird gezeigt, dass sich trotz der relativ geringen Komplexität und hohen Latenz eine gute Gesamtperformance erreichen läßt. Der Basisbandprozessor ist als schmalbandige Variante mit 400 MHz breiten Kanälen und breitbandige Version mit 2 GHz breiten Kanälen und verbesserten Algorithmen auf einer FPGA Plattform implementiert worden. KW - Drahtloses lokales Netz KW - OFDM KW - OFDM KW - 60 GHz Kommunikation KW - WPAN KW - WLAN KW - Basisband Design KW - OFDM KW - 60 GHz Communication KW - WPAN KW - WLAN KW - Baseband Design Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22909 ER - TY - THES A1 - Dietterle, Daniel T1 - Efficient protocol design flow for embedded systems T1 - Effizienter Protokoll-Entwurfsprozess für eingebettete Systeme N2 - It is predicted that, in the next years, wireless sensor networks could be massively deployed in a wide variety of application areas, such as agriculture, logistics, automation, or infrastructure monitoring. An extremely low power consumption, high dependability, and low cost are common requirements for sensor nodes in all these applications. This can be achieved only by tiny, power-efficient microcontrollers and communication systems integrated on a single chip. Formal description techniques, such as SDL (Specification and Description Language), are suitable to formally prove properties of models designed in these languages. Code generators facilitate the automatic transformation of SDL models into software implementations, while preserving the properties of the model and, thus, achieving high system dependability. The implementations consist of the translated state machine behavior and, additionally, require a run-time environment for model execution. The objective of this work was to investigate an integrated design flow for embedded systems, which should allow the development of efficient and dependable system implementations from abstract SDL specifications. In this thesis, concepts for minimal SDL run-time environment have been devised and realized by an example implementation. Not only pure software implementations should be considered, but starting from these also the hardware/software (HW/SW) partitioning of the system should be supported. For this purpose, a cosimulation framework that allows the coupling of an instruction set simulator (ISS) with a functional SDL simulation has been investigated and prototypically implemented within the scope of this thesis. By shifting functionality to dedicated hardware components it is possible to take computational load from the microcontroller and to decrease the overall energy consumption by reducing the clock frequency and lowering the supply voltage. Due to the use of SDL, the design flow lends itself particularly to the implementation of communication protocols, and is limited to applications with soft real-time requirements. For an SDL-based design flow targeted to resource-constrained embedded systems, concepts and real implementations of minimal SDL run-time environments were lacking. Available software tools, indeed, enable the transformation of SDL models into C code, however for an efficient implementation, an integration into existing real-time operating systems (RTOS) for small microcontrollers is essential. A prototypical implementation of a run-time library for the Reflex RTOS has been created to validate our general concepts. It is about 30 % faster and consumes less than half of the program memory compared to the operating system independent run-time environment of the tool vendor Telelogic. For simple SDL models, the application requires in total less than 8 kbytes program memory and 1 kbyte RAM. For the evaluation of design alternatives that realize different hardware/software partitionings, instruction set simulators are particularly suitable. They facilitate the identification of performance bottlenecks of the HW/SW system. Test stimuli are required in order to measure the performance and response time of systems under design. The development of an environment that generates such test signals can be a laborious task. Thus, it is reasonable, especially in the design of protocols, to use an SDL simulation of a communication network to generate these test stimuli. Such an SDL model already exists and is the basis for the implementation. The protocol implementation simulated by the ISS then becomes part of the network simulation. An efficient coupling of SDL simulations with instruction set simulators had to be investigated, and a solution is presented in this thesis. Based on the general concepts, a cosimulation framework for the ISS TSIM for the LEON2 processor was realized by the author. The joint SDL and instruction set simulation is very fast, which could be demonstrated by connecting a software implementation of the complex IEEE 802.15.3 medium access control (MAC) protocol with an SDL simulation of a network consisting of four devices. The real execution time for 10 seconds of simulation time amounted to just 50 seconds. The overall design flow was validated by means of a HW/SW implementation of the IEEE 802.15.3 wireless MAC protocol. The author designed a complete SDL model of the protocol and integrated it into Reflex. By using our cosimulation environment for the TSIM simulator, the model was partitioned into hardware and software. For the hardware part, a dedicated protocol accelerator was designed by the author. This hardware component was integrated on a single chip with the LEON2 processor and, finally, manufactured. It could be shown that the presented methodology enables the design and implementation of efficient HW/SW systems. Consequently, it can be applied to the development of dependable and energy-efficient wireless sensor nodes and other embedded systems. N2 - Es wird vorausgesagt, dass in einigen Jahren eine riesige Menge von drahtlos kommunizierenden Sensorknoten in den verschiedensten Anwendungsgebieten, etwa der Landwirtschaft, Logistik, Automatisierung oder der Überwachung von Infrastruktur, Einzug halten könnten. Diesen Geräten ist gemeinsam, dass sie einen äußerst geringen Stromverbrauch, hohe Zuverlässigkeit und geringe Kosten aufweisen müssen. Dies ist nur mit kleinen, Strom sparenden Mikrocontrollern und auf einem einzigen Chip integrierten Kommunikationssystemen erreichbar. Formale Beschreibungssprachen, wie SDL (Specification and Description Language), eignen sich dazu, Eigenschaften von in dieser Sprache beschriebenen Modellen formal zu beweisen. Durch Code-Generatoren wird die automatische Umsetzung von SDL-Modellen in eine Software-Implementation unterstützt, welche die Eigenschaften des Modells erhalten soll und somit eine hohe Zuverlässigkeit des Systems erreicht. Neben der Umsetzung des Zustandsmaschinenverhaltens wird auch eine Laufzeitumgebung zur Ausführung benötigt. Die Zielstellung dieser Arbeit war es, einen durchgängigen Entwurfsprozess für eingebettete Systeme auf der Basis von SDL zu untersuchen, der es erlaubt, von abstrakten Spezifikationen in SDL zu effizienten und zuverlässigen Systemimplementationen zu gelangen. Es wurden neue Konzepte für minimale Laufzeitumgebungen erarbeitet und beispielhaft umgesetzt. Es sollte jedoch nicht nur die Generierung von reinen Software-Implementationen betrachtet werden, sondern von diesen ausgehend auch die Hardware/Software- (HW/SW-) Partitionierung der Systeme unterstützt werden. Zu diesem Zweck wurde im Rahmen dieser Arbeit ein Cosimulations-Ansatz zur Kopplung eines Befehlssatzsimulators (Instruction Set Simulator, ISS) mit einer abstrakten SDL-Simulation untersucht und prototypisch implementiert. Durch die Verlagerung von Funktionen in eigens dafür entworfene HW-Komponenten ist es möglich, Last vom Mikrocontroller zu nehmen und den Gesamtenergieverbrauch des eingebetteten Systems durch das Absenken der Taktfrequenz und Versorgungsspannung zu verringern. Wegen der Verwendung von SDL eignet sich der Entwurfsprozess besonders für die Implementierung von Kommunikationsprotokollen und ist auf Anwendungen mit weichen Echtzeitanforderungen beschränkt. Für eine SDL-basierte Entwurfsmethodik ausgerichtet auf extrem ressourcenbeschränkte eingebettete Systeme fehlten bislang Konzepte und tatsächliche Implementationen von minimalen SDL-Laufzeitumgebungen. Verfügbare Werkzeuge erlauben zwar die Übersetzung von SDL-Modellen in C-Code, für eine effiziente Implementation ist jedoch die Integration in vorhandene Mikrocontroller-Echtzeitbetriebssysteme (RTOS) erforderlich. Eine prototypische Implementation einer Laufzeitbibliothek für das RTOS Reflex wurde entwickelt, um die allgemeinen Konzepte zu validieren. Verglichen mit der betriebssystem-unabhängigen Laufzeitumgebung des Werkzeugherstellers Telelogic ist diese Implementation um ca. 30 % schneller und benötigt weniger als die Hälfte des Programmspeichers. Bei kleinen SDL-Systemen benötigt die gesamte Applikation weniger als 8 kB Programmspeicher und 1 kB RAM. Zur Bewertung von Entwurfsalternativen, die unterschiedliche HW/SW-Partitionierungen realisieren, eignen sich besonders Befehlssatzsimulatoren. Diese erlauben die taktgenaue Simulation der Ausführung von Programmen auf einem Prozessor, häufig auch von Modellen eigener HW-Komponenten, und sind um Größenordnungen schneller als reine HW-Simulationen. Mit ihnen lassen sich zeitkritische Teile eines HW/SW-Systems identifizieren. Um Reaktionen des zu evaluierenden Systems hervorzurufen und dessen Performance messen zu können, werden Teststimuli benötigt. Die Entwicklung einer Umgebung, welche solche Testsignale erzeugt, kann sehr aufwändig sein. Daher ist es naheliegend, gerade im Bereich der Entwicklung von Protokollen, die Teststimuli durch die Simulation eines Kommunikationsnetzes in SDL zu erzeugen. Ein solches SDL-Modell liegt ja bereits der Implementierung zu Grunde. Die im ISS ausgeführte Protokollimplementierung wird dann Teil der Netzwerksimulation. Die möglichst effiziente Kopplung von SDL-Simulationen mit dem ISS musste untersucht werden und wurde im Rahmen dieser Arbeit gelöst. Basierend auf den allgemeinen Konzepten wurde eine Cosimulation mit dem ISS TSIM für den LEON2-Prozessor vom Autor realisiert. Die gemeinsame Simulation ist sehr schnell, was anhand der Kopplung einer SW-Implementation des sehr komplexen MAC-Protokolls IEEE 802.15.3 mit einer SDL-Simulation eines aus vier Stationen bestehenden Netzes nachgewiesen wurde. Die reale Simulationszeit für 10 Sekunden simulierte Zeit betrug gerade einmal 50 Sekunden. Der gesamte Entwurfsprozess wurde anhand einer HW/SW-Implementierung des im Standard IEEE 802.15.3 festgelegten drahtlosen Medienzugriffsprotokolls validiert. Dazu wurde vom Autor ein komplettes SDL-Modell des Protokolls entwickelt, dieses in Reflex integriert und in einem HW/SW-Codesign-Prozess partitioniert. Dabei wurde die Cosimulationsumgebung mit dem TSIM-Simulator verwendet. Für die HW-Partition wurde vom Autor ein Protokollbeschleuniger entworfen. Dieser wurde gemeinsam mit dem LEON2-Prozessor auf einem Chip integriert und gefertigt. Somit wurde nachgewiesen, dass die vorgestellte Methodik geeignet ist, um effiziente HW/SW-Systeme zu entwerfen und zu implementieren. Sie kann folglich zur Entwicklung von zuverlässigen und Strom sparenden drahtlosen Sensorknoten und anderen eingebetteten Systemen angewendet werden. KW - Eingebettetes System KW - Protocol Engineering KW - Cosimulation KW - IEEE 802.15.3 KW - Model-based design KW - Protocol engineering KW - Cosimulation KW - IEEE 802.15.3 Y1 - 2009 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-7848 ER - TY - THES A1 - Hasani, Alireza T1 - High-throughput QC-LDPC codes for next-generation wireless communication systems T1 - QC-LDPC-Codes mit hohem Durchsatz für drahtlose Kommunikationssysteme der nächsten Generation N2 - Wireless communication has become an indispensable part of our life and the demand for achieving higher throughput with lower energy consumption is ever growing. The ambitious throughput of 100 Gb/s and beyond is now becoming a modest goal thanks to comprehensive advances in transmission technologies and protocols. One important aspect of these advances is with regard to channel coding methods and the ability to detect and correct errors at the receiver. Computations needed by such methods become generally more complicated as they become more powerful in their performance. This imposes a great challenge for researchers attempting to devise practical methods for encoding and decoding Forward-error Correction (FEC) techniques tailored for high-throughput scenarios. In this work we focus on high-throughput Quasi-Cyclic LDPC (QC-LDPC) codes, as they have been selected as one of the main FEC techniques for the two major next generation wireless technologies, namely Wi-Fi 6 (IEEE 802.11ax) and 5G. Our target is to develop complete encoding and decoding design for these codes in order to reach the throughput of 100 Gb/s with affordable power consumption. Toward this goal, we investigate first the appropriate encoder design for these codes which can be used at such high data-rate with reasonably low power consumption. Then we propose several novel ideas for improving the decoding performance and complexity of QC-LDPC codes. The proposed novel ideas collectively facilitate a decoder able to run at 50 Gb/s with less than 12 pJ/b energy consumption for a Latin squares QC-LDPC code. All the proposed methods are practical and implementable and their effectiveness are showcased by either Field Programmable Gate Array (FPGA) or Application-Specific Integrated Circuit (ASIC) synthesis. N2 - Drahtlose Kommunikation ist zu einem unverzichtbaren Bestandteil unseres Lebens geworden, und der Anspruch an einen höheren Durchsatz mit geringerem Energieverbrauch wächst ständig. Der ehrgeizige Durchsatz von 100 Gbit/s und mehr wird dank umfassender Fortschritte bei den Übertragungstechnologien und protokollen zu einem bescheidenen Ziel. Ein wichtiger Aspekt dieser Fortschritte betrifft die Kanalcodierungsverfahren und die Fähigkeit, Fehler am Empfänger zu erkennen und zu korrigieren. Berechnungen, die von solchen Methoden benötigt werden, werden im Allgemeinen komplizierter, da sie in ihrer Leistung leistungsfähiger werden. Dies ist eine große Herausforderung für Forscher, die versuchen, praktische Methoden zum Codieren und Decodieren von FEC Techniken zu entwickeln, die auf Szenarien mit hohem Durchsatz zugeschnitten sind. In dieser Arbeit konzentrieren wir uns auf QC-LDPC Codes mit hohem Durchsatz, da diese als eine der wichtigsten FEC Techniken für die beiden wichtigsten drahtlosen Technologien der nächsten Generation ausgewählt wurden, nämlich Wi-Fi 6 (IEEE 802.11ax) und 5G. Unser Ziel ist es, ein vollständiges Codierungs- und Decodierungsdesign für diese Codes zu entwickeln, um den Durchsatz von 100 Gbit/s bei erschwinglichem Stromverbrauch zu erreichen. Um dieses Ziel zu erreichen, untersuchen wir zunächst das geeignete Encoderdesign für diese Codes, das mit einer so hohen Datenrate bei relativ geringem Stromverbrauch verwendet werden kann. Anschließend schlagen wir einige neuartige Ideen zur Verbesserung der Decodierungsleistung und Komplexität von QC-LDPC Codes vor. Die vorgeschlagenen neuen Ideen ermöglichen gemeinsam einen Decoder, der mit 100 Gbit/s und einem Energieverbrauch von weniger als 1 pJ/b für einen Latin Squares QC LDPC Code betrieben werden kann. Alle vorgeschlagenen Methoden sind praktisch und implementierbar, und ihre Wirksamkeit wird entweder durch FPGA oder ASIC Synthese demonstriert. KW - LDPC decoding KW - High-throughput decoding KW - Belief propagation KW - LDPC-Decodierung KW - Decodierung mit hohem Durchsatz KW - Glaubensverbreitung KW - Datenfunknetz KW - Kanalcodierung KW - Low-Density-Parity-Check-Code KW - Vorwärtsfehlerkorrektur Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-58194 ER - TY - THES A1 - Kreiser, Dan T1 - Optimierung und Erweiterung des IEEE 802.15.4a UWB-Standards für den Einsatz in Automatisierungssystemen T1 - Optimization and extension of the IEEE 802.15.4a UWB standard for usage in automation systems N2 - Der Einsatz funkbasierter Steuerungs- und Überwachungssysteme wird sich in den nächsten Jahren in der Automatisierungsindustrie wesentlich erhöhen. Funkbasierte Systeme sind flexibel, das heißt skalierbar, leicht rekonfigurierbar und mobil. Außerdem sind Funksysteme kostengünstig, insbesondere bei der Wartung. Dennoch müssen diese Systeme hohen Anforderungen genügen, wie Sicherheit, Zuverlässigkeit, Energieverbrauch, Geschwindigkeit und Wirtschaftlichkeit. Besonders wichtig für den Einsatz drahtloser Funktechnologien in Automatisierungssystemen ist die harte Echtzeitfähigkeit bei Zykluszeiten im Bereich von unter 1 ms bei Netzwerkgrößen von bis zu 127 Knoten bei einer bidirektionalen Kommunikation mit einer Nutzdatenmenge von bis zu 48 Byte je Sensorknoten. Eine weitere Herausforderung ist die Integration dieser Systeme in bestehende Infrastrukturen, wo Koexistenz mit bereits vorhandenen drahtlosen Systemen ein kritischer Faktor ist. Ziel dieser Arbeit ist es, die IR-UWB Funktechnik basierend auf dem Standard IEEE 802.15.4a so zu verbessern, dass sie die hohen Anforderungen der Automatisierungsindustrie erfüllt. Dabei soll gewährleistet werden, dass die Abweichungen im Vergleich zum Standard möglichst gering ausfallen und dass die Vorgaben der Regulierungsbehörden nicht verletzt werden. Diese Anforderungen begrenzen die Möglichkeiten der Optimierungen stark, was die Aufgabe noch schwieriger macht, aber zugleich wird damit sichergestellt, dass die Lösungen auch in realen Systemen eingesetzt werden können. In dieser Arbeit wurden sowohl komplexe theoretische Ansätze als auch Optimierungen der Implementierung ausgearbeitet, in Matlab simuliert und in einem FPGA implementiert. Anschließend wurde ein ASIC gefertigt. Um die hohen zeitlichen Anforderungen zu erfüllen, wurden die einzelnen Teile des UWB-Frames optimiert. Um dies zu erreichen mussten neue Synchronisations- und Datenübertragungs-Verfahren entwickelt werden. Dieses Verfahren ermöglicht eine parallele bidirektionale Kommunikation mit einer variablen Anzahl an Sensorknoten (bis zu 127). Eine Kombination verschiedener Fehlerkorrekturverfahren (Reed-Solomon-Code und Hamming-Code) wurde untersucht, um die Zuverlässigkeit zu erhöhen. Zusätzlich wurde ein Fehlerkorrekturverfahren für ternäre Impulssequenzen mit geringem Overhead ausgearbeitet. Dieses Verfahren erlaubt eine ausreichend gute Fehlerkorrektur und erlaubt im Gegensatz zu der Fehlerkorrektur mit dem Reed-Solomon-Code das Einhalten der zeitlichen Anforderungen. Das Hauptergebnis dieser Arbeit ist ein für IR-UWB optimiertes Übertragungskonzept, welches eine zuverlässige und energieeffiziente Datenübertragung von unter 1 ms für einen Master und 127 Slaves ermöglicht. Teile dieses Verfahrens wurden in Hardware gefertigt und experimentell evaluiert. Wenn alle vorgeschlagenen Optimierungen verwendet werden, kann die Zykluszeit im Vergleich zum IEEE 802.15.4a Standard, um 95% reduziert werden. Der Energieverbrauch des gesamten Netzwerkes sinkt dabei um 65%. Einige der vorgeschlagenen Verbesserungen wurden implementiert und für die übrigen wurde gezeigt, wie sie implementiert werden können. Der Einfluss weiterer Faktoren, wie die Umschaltzeit zwischen Sender und Empfänger, und deren Auswirkungen auf den Energieverbrauch wurden untersucht. Im Rahmen dieser Doktorarbeit entstand eine standardkonforme IR-UWB Einzelchiplösung, die um Eigenschaften erweitert wurde, die vom Standard, abweichen, aber notwendig sind um die Anforderungen der Automatisierungsindustrie zu erfüllen. Die gefertigte Variante der Einzelchiplösung enthält nicht alle in dieser Arbeit vorgeschlagenen Optimierungen, ist aber dennoch in der Lage die Zykluszeit um 57% zu verkürzen. Obwohl dieser Chip viele zusätzliche Features bietet, wurde die Komplexität und somit auch die benötigte Chipfläche um 43% reduziert. N2 - The use of radio-based systems in the automation industry will increase in the next years. Radio-based systems offer a number of advantages compared to wired systems, such as flexible network topology, mobility, and lower maintenance cost. However, such systems need to meet high standards of safety, reliability, power consumption, speed and cost. The main requirement of wireless communication in this area is the hard real-time capability with cycle times under 1 ms for a network size of up to 127 sensor nodes and a bidirectional data transmission of up to 48 bytes per sensor node. Another challenge is the integration of these systems into existing infrastructures where coexistence with already present wireless systems is a crucial point. The aim of this work is to empower IR-UWB to fulfill the demanding parameters of automation control based on the IEEE 802.15.4a standard while not violating regulations for UWB. These conditions have a serious impact on optimizations that can be done making this endeavor even more demanding, but ensuring at the same time that the solutions can be used in real systems. In this work, both complex theoretical and practical implementation approaches are elaborated. Some of these approaches were simulated in Matlab, implemented in hardware (FPGA) and an ASIC has been produced. In order to fulfill the high requirements a lot of effort was put into the reduction of the main parts of the UWB communication. To achieve this, a new synchronization method as well as new data transmission method have been developed and optimized. This new scheme supports bidirectional communication with several nodes (up to 127) in parallel. A combination of Forward-Error-Correction methods (Reed-Solomon-Code and Hamming-Code) has been investigated to increase the reliability. In addition an innovative method with a small overhead for correcting errors in pulse sequences has been developed as well. Contrary to the Reed-Solomon-Code, this method makes it possible to fulfill the timing requirements. The result of this work is an optimized transmission concept for UWB. It allows in combination with custom hardware ranging and a reliable, energy-efficient data transmission. The transmission time is less than 1 ms in a network consisting of a master and 127 slaves. If all optimizations proposed in this work are applied, the transmission time for a complete cycle can be reduced by 95% compared to the IEEE 802.15.4a standard. The energy consumption for the whole network can be reduced by 65%. Some of these improvements have been implemented and for others it is shown how they could be implemented. The impact on the energy consumption of factors like switching time between transmitter and receiver have been analyzed. In the course of this work, a single-chip solution has been developed which is compliant with IEEE 802.15.4a standard. It is optimized through some proprietary extensions regarding its potential use in the automation industry. This chip does not contain all proposed optimizations but is capable of reducing the transmission time of a cycle by 57%. Even with these additional features the complexity has been considerably reduced so that the used area could be reduced by 43%. KW - UWB KW - Synchronisierung KW - Automatisierungssystem KW - Vollduplex KW - Zuverlässig KW - IEEE.802.15.4a KW - Synchronization KW - Broadcast KW - Multicast KW - Ultraweitband KW - Synchronisierung KW - Automatisierungssystem KW - IEEE 802.15.4 Y1 - 2015 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-38703 ER - TY - THES A1 - Krishnegowda, Karthik T1 - Investigation of PSSS technologies to achieve 100 Gbps and beyond T1 - Untersuchung von PSSS-Technologien zur Erreichung von 100 Gbps und darüber hinaus N2 - The requirement for wireless communication with a speed beyond 100 Gbps is growing. There are mainly two possible approaches to achieve 100 Gbps system. One approach is to target lower transmission bandwidth and very high spectral efficiency. This method requires advanced digital signal processing operations, which are power-hungry. Another possible path is to go for a high-transmission bandwidth and a moderate spectral efficiency. We decided for this direction to implement a 100 Gbps system. We have chosen parallel sequence spread spectrum (PSSS) as an analog-friendly mixed-signal modulation where most of the baseband processing is in the analog domain, and only a small part is in the digital domain. For the channel equalization, we consider an “effective channel” that takes into account the wireless channel and the effects of the transmitter and receiver hardware impairments. The influence of the nonlinear channel response was analyzed for a PSSS modulated signal by employing the RAPP model for the power amplifier. For the first time, we performed a Hardware-In-The-loop experiment using PSSS modulation in the terahertz band. A PSSS modulated signal at a chip rate of 20 Gcps with spectral efficiency of 4 bit/s/Hz is transmitted using a 230 GHz RF-frontend operating in the linear range to achieve a data rate of 80 Gbps. One more important property is that the channel estimation and equalization are performed in the analog domain. A high-speed channel equalization algorithm was developed and implemented on FPGA/ASIC, which operates at(1/10)th of PSSS symbol rate. A parallel PSSS encoder transmitter architecture was designed to work at a high chip rate, and it was implemented on FPGA /ASIC and had an energy efficiency of 0.21 pJ bit−1 on 28nm ASIC. In this Thesis, we put forward a case for the analog-friendly modulation scheme called PSSS. This scheme does not only modulates the signal but rather builds up an eco-system (such as channel estimation, equalization, and synchronization), which is responsible for the baseband operation. N2 - Der Bedarf an drahtlosen Kommunikationssystemen mit einer Übertragungsgeschwindigkeit von 100 Gbps und mehr wächst stetig an. Es gibt zwei mögliche Ansätze, um ein 100-Gbit/s-System zu erreichen. Ein Ansatz besteht darin, eine geringere Übertragungsbandbreite und eine sehr hohe spektrale Effizienz anzustreben. Dieses Verfahren erfordert fortschrittliche digitale Signalverarbeitungsvorgänge, die energieintensiv sind. Ein weiterer möglicher Weg ist die Wahl einer hohen Übertragungsbandbreite und einer moderaten spektralen Effizienz. Wir haben uns für diese Richtung entschieden, um ein 100 Gbps-System zu implementieren. Wir haben Parallel Sequence Spread Spectrum (PSSS) als analog-freundliche Mixed-Signal-Modulation gewählt, bei der sich der Großteil der Basisbandverarbeitung im analogen Bereich und nur ein kleiner Teil im digitalen Bereich befindet. Für die Kanalentzerrung betrachten wir einen “effektiven Kanal”, der den drahtlosen Kanal und die Auswirkungen der Hardwarebeeinträchtigungen von Sender und Empfänger berücksichtigt. Der Einfluss der nichtlinearen Kanalantwort wurde für ein PSSS-moduliertes Signal analysiert, indem das RAPP-Modell verwendet wurde, das den Leistungsverstärker modelliert. Zum ersten Mal haben wir ein Hardware-In-The-Loop-Experiment mit PSSS-Modulation im Terahertz-Bereich durchgeführt. Ein PSSS-moduliertes Signal mit einer Chiprate von 20 Gcps und einer spektralen Effizienz von 4 bit/s/Hz wird mit einem 230 GHz RF-Frontend übertragen, das im linearen Bereich arbeitet, um eine Datenrate von 80 Gbps zu erreichen. Eine weitere wichtige Eigenschaft ist, dass die Kanalschätzung und -entzerrung im analogen Bereich durchgeführt wird. Ein besonders schneller Algorithmus zur Kanalentfaltung, der mit (1/10)th der PSSS-Symbolrate arbeitet, wurde entwickelt und auf FPGA/ASIC implementiert. Eine parallele PSSS-Encoder-Senderarchitektur wurde entwickelt, um mit hoher Chiprate zu arbeiten, und sie wurde auf FPGA /ASIC implementiert und hatte eine Energieeffizienz von 0.21 pJ bit−1 auf 28nm ASIC. In dieser Arbeit stellen wir ein Modulationsschema namens PSSS als Beispiel für analogfreundliche Signalverarbeitung vor. Dieses Schema moduliert nicht nur das Signal, sondern ist umgeben von einem Ökosystem (z.B. Kanalschätzung, Entzerrung und Synchronisation), das für den Basisbandbetrieb verantwortlich ist. KW - Submillimeter-wave KW - Broadband receiver KW - PHY layer KW - Hardware-in-the-loop KW - Wireless KW - Drahtlos KW - Submillimeterwelle KW - Breitband-Empfänger KW - THz KW - PSSS KW - Drahtloses lokales Netz KW - Breitbandempfänger KW - Hardware-in-the-loop KW - Terahertzbereich Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52055 ER - TY - THES A1 - Büchner, Steffen T1 - Applying the stream-processing paradigm to ultra high-speed communication systems T1 - Anwendung des Strom-Verarbeitungs-Paradigmas auf Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme N2 - In the last 30 years, communication became one of the most important pillars of our civilization. Every day terabytes of information are moved wired and wireless between computers. In order to transport this amount of data, researchers and industry increase the data rates of the underlying communication networks with impressive speed. However, such ultra-high data rates are unavailable at the communication endpoints. One reason why ultra-high data rates are still not available for the communication endpoints is their inability to handle the protocol processing at this data rate. In order to enable communication endpoints to process high-volume data streams, the protocol processing has to be parallelized and optimized on all processing levels. However, parallelization and optimization are cumbersome tasks, which are further complicated as the protocol processing is traditionally carried out by the operating system. This thesis aims at circumventing these problems by moving the protocol processing into external processing hardware and interpreting communication protocols as stream processing problems. In order to achieve ultra-high data rates at the communication endpoints, a protocol stream processing design approach was developed and evaluated. The design process is separated into implementation, soft real-time analysis, parallelization, and mapping steps, which allow a scalable protocol implementation without paradigm changes. Furthermore, a data link protocol for 100 Gbit/s wireless was developed and implemented with the new stream processing design concept, in order to show its feasibility. The data link protocol is configurable for different communication conditions and easy to parallelize by providing different granularities of packets. The proposed design-process has shown to be suitable for uncovering bottlenecks and helping with debugging the individual stages of the protocol. N2 - In den letzten 30 Jahren wurde die ständig verfügbare elektronische Kommunikation zu einer der wichtigsten Säulen unserer Zivilisation. Jeden Tag werden Terabyte an Informationen drahtgebunden und drahtlos zwischen Computern übertragen. Um diese Datenmenge zu transportieren, erhöhen Forscher und Industrie die Datenraten der zugrunde liegenden Kommunikationsnetze mit beeindruckender Geschwindigkeit. Solche ultrahohen Datenraten sind jedoch an den Kommunikationsendpunkten nicht verfügbar. Ein Grund, warum für die Kommunikationsendpunkte immer noch keine extrem hohen Datenraten zur Verfügung stehen, ist die Unfähigkeit, die Protokollverarbeitung mit dieser Datenrate durchzuführen. Damit Kommunikationsendpunkte hochvolumige Datenströme verarbeiten können, muss die Protokollverarbeitung auf allen Verarbeitungsebenen parallelisiert und optimiert werden. Parallelisierung und Optimierung sind jedoch komplizierte und fehleranfällige Aufgaben. Diese Herausforderung wird weiter verstärkt, da die Protokollverarbeitung traditionell im Betriebssystemkern durchgeführt wird. In dieser Arbeit werden diese Herausforderungen gelöst, indem die Protokollverarbeitung in externe Verarbeitungshardware ausgelagert wird und indem Kommunikationsprotokolle als Stream Processing Probleme interpretiert werden. Um ultrahohe Datenraten an den Kommunikationsendpunkten zu erreichen, wurde ein Designansatz für die Verarbeitung von Protokolldatenströmen entwickelt und bewertet. Der Designprozess ist in Implementierungs-, Weiche-Echtzeitanalyse-, Parallelisierungs- und Mapping-Schritte unterteilt, mit welchen eine skalierbare Protokollimplementierung ohne Paradigmenwechsel ermöglicht wird. Darüber hinaus wurde ein Datenverbindungsprotokoll für drahtlose 100 Gbit/s Kommunikation entwickelt und mit dem neuen Stream Processing Designkonzept implementiert, um dessen Leistungsfähigkeit zu demonstrieren. Das Datenverbindungsprotokoll ist für verschiedene Kommunikationsbedingungen konfigurierbar und lässt sich durch unterschiedliche Granularitäten der Pakete leicht parallelisieren. Der vorgeschlagene Entwurfsprozess hat sich als geeignet erwiesen, Verarbeitungsengpässe aufzudecken und bei der Fehlersuche in den einzelnen Phasen der Entwicklung zu helfen. KW - Stream processing KW - Ultra high speed communication systems KW - Communication protocols KW - Wireless communication KW - End2End100 KW - Stromverarbeitung KW - Ultra-Hoch-Geschwindigkeits-Kommunikationssysteme KW - Kommunikationsprotokolle KW - Drahtlose Kommunikation KW - Kommunikationsprotokoll KW - Protokollverarbeitung KW - Hochgeschwindigkeitskommunikation KW - End2End100 Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-52462 ER - TY - THES A1 - Ehrig, Marcus T1 - Hardwareimplementierte latenzarme drahtlose Medienzugriffsprotokolle für höchsten Datendurchsatz T1 - Hardware implemented low latency wireless medium access control protocols for highest data throughput N2 - Der Fortschritt der Technik ermöglicht immer leistungsfähigere drahtlose Dienste mit hohen Anforderungen an Latenz, Jitter und Übertragungsgeschwindigkeit. Aktuelle digitale Protokolle für drahtgebundene hochauflösende Multimediaübertragungen (HDMI, DisplayPort) oder Peripherieschnittstellen (USB, PCIe, SATA) in der Computertechnik erreichen Datenraten im Multi-Gigabit Bereich. Die Übertragung der Inhalte z.B. Filme, Musikstreaming oder Dateiübertragungen mit Hilfe breitbandiger drahtloser Übertragungsverfahren vereinfacht die kabellose „Installation“ und die daraus folgende Benutzerfreundlichkeit (Mobilität) im Heimbereich (Indoor). Weiterhin werden Systeme mit hohen Datenraten und kleinen Latenzen unter 5 ms im Mobilfunkbereich benötigt, um Basisstationen (3G, LTE) mit dem Kernnetzwerk zu verbinden. Diese Backhaul-Verbindungen können auch im innerstädtischen Bereich zum Aufbau von Small-Cell-Installationen genutzt werden, da nicht immer eine Kabelverlegung möglich ist. Eine Verkettung der Verbindungen vergrößert den Abstand zum Zugangspunkt des Kernnetzes und stellt zusätzliche Anschlußpunkte für Basisstationen bereit. Allerdings vergrößert sich auch die Latenz für die weiter entfernten Stationen. In dieser Arbeit wird ein MAC-Protokoll für hochratige und latenzarme drahtlose Verbindungen vorgestellt. Dazu werden sowohl Punkt-zu-Punkt- als auch Punkt-zu-Mehrpunkt-Verbindungen auf ihre speziellen Anforderungen bei der Implementierung der MAC-Komponenten in einer programmierbaren Hardware (FPGA) analysiert. Eine Integration des MAC-Protokolls zusammen mit einem OFDM-Basisbandprozessor mit Brutto-Datenraten größer 5 GBit/s erlaubt die Überprüfung der Funktionalität sowie die Messung wichtiger Protokollparameter unter realen Einsatzbedingungen. Das vorgeschlagene Medienzugriffsprotokoll unterstützt den Einsatz von Beamsteering-Verfahren zur Suche von benachbarten Kommunikationsteilnehmern und den gleichzeitigen räumlich getrennten Kanalzugriff mehrerer Kommunikationsteilnehmer. Eine Anwendungsschnittstelle für nutzerspezifische Implementierungen mit exklusivem Zugriff auf das Übertragungsmedium erleichtert die Integration zusätzlicher Funktionalität wie z.B. eine hochauflösende Entfernungsmessung. Weiterhin wird ein Verfahren zur latenzarmen Detektierung und Umschaltung blockierter Pfade vorgestellt. Umfangreiche Simulationen bestätigen die Funktionalität des MAC-Protokolls in unterschiedlichen Szenarien mit und ohne Übertragungsfehler. N2 - The progress in the technology leads to higher performance of wireless services with high requirements in latency, jitter, and data rates. Current digital protocols for wired high definition multimedia transmissions (HDMI, Display Port) or peripheral interfaces (USB, PCIe, SATA) reach data rates in the order of several gigabits per second. The transmission of the content, e.g., movie and music streaming, or file transfers with broadband wireless transmission techniques allows more easy setup procedures and results in better usability in indoor environments. The infrastructure for mobile services requires transmission systems with high data rates and low latencies of below 5 ms for connecting mobile base stations to the core network. These connections can also be used for building up small-cells in the inner cities, because in some cases there are no wired connections possible. The daisy-chaining of the connections increases the distance between the core network and provides additional access points for the mobile base stations. However, the latency is increasing for stations with higher distance between them. This work presents a MAC protocol for high data rate and low latency connections. Therefore, the requirements for the integration of the components of the MAC protocol in a programmable hardware (FPGA) are analyzed for point-to-point and point-to-multi-point connections. The integration of the MAC protocol together with an OFDM baseband processor with gross data rates of about 5 GBit/s allows the test of the functionality and the measurement of important parameters of the protocol under real operational conditions. The proposed MAC protocol supports the use of beamsteering methods for searching of stations in the neighborhood and allows simultaneous space division access of stations. Additionally, a method for low latency detection and switching of blocked connections is presented. An application interface for user-defined implementations can assign exclusive access to the transfer medium. This facilitates the integration of additional functionality, e.g., high definition measurements of distances (ranging). Exhaustive simulations confirm the functionality of the MAC protocol in different scenarios with and without transmission errors. KW - Drahtlose Breitbandkommunikation KW - Drahtlose Medienzugriffssteuerung (MAC) KW - Hochdirektive Antennen KW - Wireless Broadband Communication KW - Highly Directional Antennas KW - Breitbandkommunikation KW - Breitbandantenne KW - Funktechnik KW - Zugangsverfahren Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34828 ER - TY - THES A1 - Sánchez Sánchez, David T1 - Key management for wireless ad hoc networks T1 - Schlüsselmanagement für drahtlose Ad-hoc-Netze N2 - Key management is a fundamental security service to enable secure wireless ad hoc networks (WAHN). To date existing key management solutions based on either public key infrastructures (PKI) or key pre‑distribution scheme (KPS) exhibit limitations for WAHNs. We firstly develop the Hybrid Key Management Infrastructure (HKMI) for WAHNs composed of moderate‑resource devices. The HKMI complements PKI with trust and cooperation protocols to construct an performance efficient security solution. We secondly develop the Deterministic Pairwise Key Pre-Distribution Scheme (DPKPS) for large‑scale dynamic WAHNs composed of low‑resource devices. The DPKPS applies a combinatorial design for the pre-distribution of multiple bivariate polynomial shares to WAHN nodes. Future work comprises further improving the resiliency of the DPKPS, completing a key management infrastructure on the basis of the DPKPS, the design of DPKPS‑based access control mechanisms, and the integration of the HKMI with the DPKPS in a unified key management architecture. N2 - Schlüsselmanagement ist ein grundlegender Sicherheitsdienst, um sichere drahtlose Ad Hoc Netze (WAHN) zu ermöglichen. Bestehende Schlüsselmanagementlösungen, basierend entweder auf Public Key Infrastructure (PKI) oder auf Key Pre-distribution Scheme (KPS), haben Beschränkungen für WAHNs. Wir entwickeln erstens die Hybrid Key Management Infrastructure (HKMI) für WAHNs, welche die PKI um Trust- und Kooperationsprotokolle ergänzt, um eine leistungsfähige Sicherheitslösung zu konstruieren. Wir entwickeln zweitens das Deterministic Pairwise Key Pre-Distribution Scheme (DPKPS) für großangelegte dynamische WAHNs, die aus Geräten mit beschränkten Ressourcen bestehen. Das DPKPS verwendet ein kombinatorisches Design für die Vorverteilung mehrerer zweidimensionaler polynomieller Anteile an die WAHN-Knoten. Zukünftige Arbeit umfasst die weitere Verbesserung der Widerstandsfähigkeit des DPKPS, die Entwicklung einer Schlüsselmanagementinfrastruktur auf der Grundlage von DPKPS, den Entwurf DPKPS-basierter Zugriffskontrollsysteme, und die Integration der HKMI mit DPKPS in eine einheitliche Schlüsselmanagementarchitektur. KW - Ad-hoc-Netz KW - Verteiltes System KW - Key management KW - Sicherheit KW - Schlüsselmanagement KW - Ad-hoc-Netz KW - Security KW - Key management KW - Ad hoc networks Y1 - 2006 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-164 ER - TY - THES A1 - Troya Chinchilla, Alfonso Luís T1 - Synchronization and channel estimation in OFDM - algorithms for efficient implementation of WLAN systems N2 - This Dissertation is a contribution to the design of the Synchronization and Channel Estimation algorithms in Wireless OFDM systems, paying special attention to their implementation. After investigation of the main impairments affecting OFDM in a wireless transmission, the Dissertation obtains solutions for all the blocks forming the so-called Inner Receiver. The IEEE 802.11a standard is taken in this work as a reference, since this is the first standard proposal in which OFDM is applied for wireless LAN with transmission rates of up to 54 Mbps. The low-power feature of our proposals has been demonstrated by designing an Integrated Circuit fully compatible with the IEEE 802.11a specifications. Results show that the power figures expected for our design are very competitive in comparison with the results reported by other research groups and companies working in this field. N2 - Diese Dissertation ist ein Beitrag zu der Entwicklung von Synchronisations- und Kanalschätzungsalgorithmen im Bereich der drahtlosen OFDM-Systeme, insbesondere im Hinblick auf ihre Implementierung. Nach einer detaillierten Untersuchung aller Beeinträchtigungen eines OFDM-Signals im Falle einer drahtlosen Übertragung, stellt die Dissertation Lösungen für die verschiedenen Bestandteile des sogenannten „Inner Receiver“ vor. Der Standard IEEE 802.11a wird in dieser Arbeit als Referenz genommen, da erstmalig OFDM als Übertragungstechnik in einem drahtlosen lokalen Netzwerksystem mit Übertragungsraten bis zu 54 Mbps eingesetzt wird. Der niedrige Energieverbrauch unserer Lösung wird durch die Entwicklung eines Chips (Integrierte Schaltung), welcher völlig kompatibel mit dem 802.11a Standard ist, demonstriert. Die Ergebnisse zeigen, dass die hier entwickelte Lösung konkurrenzfähig ist, und einem Vergleich mit publizierten Parametern anderer Entwickler standhält. KW - Drahtloses lokales Netz KW - OFDM KW - Übertragungskanal KW - Schätzung KW - Synchronisierung KW - VLSI @ IEEE 802.11 KW - HIPERLAN/2 KW - OFDM KW - Übertragungskanal KW - 802.11a KW - Kanalschätzung KW - HiperLAN2 KW - OFDM KW - Synchronisation Y1 - 2004 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-000000566 ER - TY - THES A1 - Dietrich, Steven T1 - Methods of evaluation and improvement on cascaded wired and wireless real-time communication networks for factory automation T1 - Methoden zur Evaluierung und Verbesserung von kaskadierten kabelgebundenen und kabellosen Echtzeit-Kommunikationsnetzwerken für die Fertigungsautomatisierung N2 - Factory automation applications require a communication system that concurrently supports them with determinism, reliability, short communication cycles, and precise synchronization as well as mobility and extensibility. However, neither currently employed wired nor available wireless communication networks support all of these requirements at once. On the one hand, wired networks lack mobility and extensibility. On the other hand, wireless networks do not support reliability or determinism due to the stochastic nature of wireless channels. Moreover, none of the available wireless networks enable transmission latencies of 1 ms and below. Therefore, they cannot support the required short communication cycles. However, various research initiatives and the currently developed 5G standard promise to overcome these limitations at least partially. Nevertheless, even a corresponding wireless network will not directly replace all wired connections, but will initially be used for subsections of the data transmission, where e.g. mobility is of utmost importance. Accordingly, cascaded communication networks consisting of hierarchically ordered, wired and wireless subnetworks will emerge. In this thesis, we investigate effects and dependencies of such a cascading for the real-time communication of factory automation applications. Therefore, we have to find methods to interconnect arbitrary wired and wireless communication networks such that we can maintain the reliable real-time performance of wired subnetworks and the mobility of wireless subnetworks without, or at most with minimal performance degradation. Ideally, with a cascaded network, no hardware or software adjustments will be necessary compared to the individual networks deployed today. Based on a delimiting review of different application areas and a dedicated use case analysis of typical factory automation applications, we derive the most challenging requirements that have to be fulfilled by cascaded communication networks. According to this review, we present several methods to reduce the overall transmission latency in cascaded networks. Starting with analyzing different interface concepts and continuing with frame conversion methods, we achieve a decision-making basis to select dedicated subnetworks for a cascaded network that can be used for closed-loop control applications. Additionally, we develop methods to optimize the parametrization of individual subnetworks with respect to the overall communication, such that the end-to-end transmission latency can be drastically reduced. For verification, we design a generic model for analyzing the timing behavior of arbitrary communication networks and verify it based on an analysis of a machine tool application scenario. Additional measurements based on a real demonstrator implementation corroborate that, in industrial application, cascaded communication networks can provide competitive performance compared to the currently used wired networks. N2 - Anwendungen der Fabrikautomatisierung benötigen ein Kommunikationssystem, das gleichzeitig Determinismus, Zuverlässigkeit, kurze Kommunikationszyklen und präzise Synchronisation sowie Mobilität und Erweiterbarkeit ermöglicht. Allerdings unterstützen weder die derzeitigen drahtgebundenen, noch drahtlosen Kommunikationsnetzwerke alle diese Anforderungen auf einmal. Auf der einen Seite mangelt es den drahtgebundenen Netzwerken an Flexibilität und Skalierbarkeit. Auf der anderen Seite unterstützen drahtlose Netzwerke aufgrund der stochastischen Natur der drahtlosen Kanäle weder Zuverlässigkeit noch Determinismus. Auch ein entsprechendes drahtloses Netzwerk wird nicht alle drahtgebundenen Verbindungen direkt ersetzen, sondern zunächst nur in Teilbereichen der Datenübertragung eingesetzt werden können. Dabei werden kaskadierte Kommunikationsnetze entstehen, welche aus hierarchisch geordneten, drahtgebundenen und drahtlosen Teilnetzen bestehen. In dieser Arbeit wird untersucht, welche Auswirkungen eine solche Kaskadierung auf die Echtzeitkommunikation von Anwendungen der Fabrikautomatisierung hat. Im Idealfall erfordert die Verwendung kaskadierter Netzwerke im Vergleich zu den heute eingesetzten individuellen Netzwerken keine Hardware- oder Software-Anpassungen. Um dies zu ermöglichen, wird untersucht, wie sich beliebige drahtgebundene und drahtlose Kommunikationsnetze miteinander kombinieren lassen, sodass die einzelnen Vorteile möglichst ohne Einschränkungen aufrechterhalten werden können. Hierfür wird mit einer abgrenzenden Betrachtung verschiedener Anwendungsbereiche und einer dedizierten Use-Case-Analyse typischer Anwendungen der Fabrikautomatisierung begonnen. Davon werden die anspruchsvollsten Anforderungen abgeleitet, welche die kaskadierten Kommunikationsnetzwerke erfüllen müssen. Basierend auf dieser Analyse werden verschiedene Methoden vorgestellt, welche insbesondere zusätzlich auftretende Übertragungslatenzen in kaskadierten Netzwerken reduzieren. Hierbei werden verschiedene Schnittstellenkonzepte und Methoden der Nachrichtenkonvertierung zwischen den einzelnen Teilnetzwerken analysiert. Damit wird eine Entscheidungsgrundlage zur Auswahl dedizierter Teilnetze für ein kaskadiertes Netzwerk geschaffen. Zusätzlich werden Methoden entwickelt, mittels derer die Parametrisierung der einzelnen Teilnetze in Bezug auf die Gesamtkommunikation optimiert wird, um damit die Ende-zu-Ende-Übertragungslatenz drastisch zu reduzieren. Zur Verifikation wird ein generisches Modell zur Analyse des Zeitverhaltens beliebiger Kommunikationsnetzwerke entwickelt und anhand eines Anwendungsszenarios aus dem Bereich der Werkzeugmaschinen ihr Effekt bewertet. Zusätzliche Messungen an einer realen Demonstrator-Implementierung bestätigen, dass kaskadierte Kommunikationsnetzwerke für industrielle Anwendungen eine konkurrenzfähigere Leistung im Vergleich zu den derzeit verwendeten drahtgebundenen Netzwerken bieten können. KW - Cascaded networks KW - Factory automation KW - Real-time communication KW - Kaskadiertes Netzwerk KW - Fabrikautomatisierung KW - Echtzeitkommunikation KW - Telekommunikationsnetz KW - Echtzeitverarbeitung KW - Automatisierung Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-54833 ER - TY - THES A1 - Veleski, Mitko T1 - A cross-layer framework for adaptive processor-based systems regarding error resilience and power efficiency T1 - Ein schichtenübergreifender Ansatz für adaptive prozessorbasierte Systeme hinsichtlich Fehlerresilienz und Leistungseffizienz N2 - This dissertation proposes a cross-layer framework able to synergistically optimize resilience and power consumption of processor-based systems. It is composed of three building blocks: SWIELD multimodal flip-flop (FF), System Operation Management Unit (SOMU) and Framework Function Library (FFL). Implementation of the building blocks is performed at circuit, architecture and software layer of the system stack respectively. The SWIELD FF can be configured to operate as a regular flip-flop or as an enhanced flip-flop for protection against timing/radiation-induced faults. It is necessary to perform replacement of selected timing-critical flip-flops in a system with SWIELD FFs during design time. When the system is active, the SWIELD FFs operation mode is dynamically managed by the SOMU controller according to the current requirements. Finally, the FFL contains a set of software procedures that greatly simplify framework utilization. By relying on the framework, a system can intelligently interchange techniques such as Adaptive Voltage/Frequency Scaling, selective Triple Modular Redundancy and clock gating during operation. Additionally, a simple and convenient strategy for integration of the framework in processor-based systems is also presented. A key feature of the proposed strategy is to determine the number of SWIELD FFs to be inserted in a system. Using this strategy, the framework was successfully embedded in instances of both single- and multicore systems. Various experiments were conducted to evaluate the framework influence on the target systems with respect to resilience and power consumption. At expense of about 1% area overhead, the framework is able to preserve performance and to reduce power consumption up to 15%, depending on the number of SWIELD FFs in the system. Furthermore, it was also shown that under certain conditions, the framework can provide failure-free system operation. N2 - In dieser Dissertation wird ein schichtenübergreifendes Framework vorgeschlagen, das in der Lage ist, die Resilienz und den Stromverbrauch von prozessorbasierten Systemen synergetisch zu optimieren. Es setzt sich aus drei Bausteinen zusammen: SWIELD Multimodal Flip-Flop (FF), System Operation Management Unit (SOMU) und Framework Function Library (FFL). Die Implementierung der Bausteine erfolgt jeweils auf der Schaltkreis-, Architektur- und Softwareebene. Das SWIELD FF kann so konfiguriert werden, dass es als normales Flipflop oder als erweitertes Flipflop zum Schutz vor zeit- und strahlungsbedingten Fehlern arbeitet. Während der Entwurfszeit müssen ausgewählte zeitkritische Flipflops im System durch SWIELD FFs ersetzt werden. Wenn das System aktiv ist, wird der Betriebsmodus der SWIELD FFs vom SOMU-Controller entsprechend den aktuellen Anforderungen dynamisch verwaltet. Schließlich enthält das FFL eine Reihe von Softwareverfahren, die die Nutzung des Frameworks erheblich vereinfachen. Durch den Einsatz des Frameworks kann das System Techniken wie Adaptive Voltage/Frequency Scaling, selektive Triple Modular Redundancy und Clock Gating während des Betriebs intelligent austauschen. Außerdem wird eine einfache und komfortable Strategie zur Integration des Frameworks in prozessorbasierte Systeme vorgestellt. Eine wesentliche Eigenschaft der vorgeschlagenen Strategie besteht darin, die Anzahl der SWIELD FFs zu bestimmen, die in das System eingefügt werden sollen. Mit dieser Strategie wurde das Framework erfolgreich in Instanzen von Single- und Multicore-Systemen integriert. Es wurden verschiedene Experimente durchgeführt, um den Einfluss des Frameworks auf die Zielsysteme im Hinblick auf Resilienz und Stromverbrauch zu bewerten. Auf Kosten von ca. 1% Flächen-Overhead ist das Framework in der Lage, die Verarbeitungsleistung zu erhalten und den Stromverbrauch, abhängig von der Anzahl der SWIELD FFs im System bis 15% zu reduzieren. Darüber hinaus wurde gezeigt, dass das Framework unter bestimmten Bedingungen einen ausfallfreien Systembetrieb gewährleisten kann. KW - Processor KW - Cross-layer KW - Power KW - Resilience KW - Prozessoren KW - Energieeffizienz KW - Leistungseffizienz KW - Fehlerresilienz KW - Prozessor KW - Modell KW - Energieeffizienz KW - Fehlertoleranz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-61450 ER - TY - THES A1 - Augustin, Michael T1 - Spezifische Fehlertoleranz für kombinatorische und sequentielle Schaltungen T1 - Selective fault tolerance for combinational and sequential circuits N2 - In dieser Arbeit wird ein neues Konzept für den Entwurf fehlertoleranter digitaler Schaltungen vorgestellt. Die als spezifische Fehlertoleranz bezeichnete Entwurfsmethode erweitert den Stand der Technik um die Möglichkeit, Fehlertoleranz gezielt für gewünschte Ein- und Ausgabezuweisungen einer Schaltung bereitzustellen. Die generell sehr aufwändigen Maßnahmen zur Realisierung von Fehlertoleranz lassen sich so an die tatsächlich vorhandenen Zuverlässigkeitsanforderungen einer gegebenen Anwendung anpassen, was im Vergleich zu herkömmlichen Verfahren zu erheblichen Kosteneinsparungen im Hinblick auf Hardware und Stromverbrauch führt. Die Eingaben einer Schaltung werden dazu mit ihren zugehörigen Ausgaben in kritische und unkritische Signale unterteilt. Für kritische Signale wird das gleiche Maß an Fehlertoleranz bereitgestellt, wie es auch durch das Verfahren der dreifach modularen Redundanz garantiert wird. Unkritische Signale werden nicht fehlertolerant ausgelegt, da das für solche Signale nicht gefordert werden muss. Im Bezug auf kombinatorische Schaltungen wird dieses Grundprinzip auf eine beliebig wählbare Teilmenge aller möglichen Eingaben mit ihren zugehörigen Ausgaben angewendet. Die nicht zu schützenden, unkritischen Signale werden zu Optimierungszwecken genutzt. Genau diese Freiheit im Entwurfsprozess ermöglicht beim Entwurf fehlertoleranter Schaltungen signifikante Kosteneinsparungen, die bislang durch andere Verfahren nicht berücksichtigt wurden. Bei sequentiellen Schaltungen wird das Konzept auf Eingabefolgen und ihre entsprechend zugehörigen Ausgabefolgen abgebildet. Ab einem bestimmten Zustand werden in Schaltungen, die nach diesem Prinzip entworfen wurden, alle als kritisch eingestuften Eingabefolgen fehlertolerant verarbeitet, woraufhin die sequentielle Schaltung entsprechend fehlertolerante Ausgabefolgen liefert. Die Länge der kritischen Eingabefolgen und die Anzahl der Zustände, von denen aus eine fehlertolerante Verarbeitung der Eingaben gefordert wird, ist beliebig wählbar. Neben der Beschreibung des Grundkonzeptes der spezifischen Fehlertoleranz für kombinatorische und sequentielle Schaltungen beinhaltet die Arbeit Erweiterungen, mit denen sich die durch das Verfahren bereitgestellte Fehlertoleranz erhöhen lässt. Es wird zudem erläutert, wie die spezifische Fehlertoleranz ohne besonderen Aufwand mit Hilfe gängiger Werkzeuge im Schaltungsentwurf umgesetzt werden kann. Vom Entwerfer werden dazu keine speziellen Kenntnisse über das eigentliche Verfahren vorausgesetzt. Anhand experimenteller Ergebnisse wird auch gezeigt, welche Einsparungen sich durch die spezifische Fehlertoleranz im Vergleich zu herkömmlichen Verfahren aus diesem Bereich ergeben. Dazu wurden verschiedene Benchmark-Schaltungen mit der spezifischen Fehlertoleranz implementiert und ihre Gesamtflächen den Flächen entsprechender Schaltungen, die nach dem Prinzip der dreifach modularen Redundanz entworfen wurden, gegenübergestellt. N2 - This thesis introduces a new concept for the design of fault-tolerant digital circuits. It is called selective fault tolerance and it improves the state of the art by providing the possibility to specifically implement fault tolerance on a selected set of signals of a given circuit. The benefit is a significant reduction in the additional cost that is usually required by conventional design methods from this field of research. Since selective fault tolerance allows to adapt the feature of fault tolerance to the real requirements of a given application, the hardware overhead and the additional power consumption of redundant components can be significantly reduced. To realize this concept, the set of input and output assignments is divided into critical and uncritical signals. Critical signals will be processed with the same degree of fault tolerance as it is done in circuits equipped with triple modular redundancy. Uncritical signals will not be implemented with fault tolerance, because the application does not require it. In case of combinational circuits, the basic concept of selective fault tolerance is applied to an arbitrarily selectable subset of all possible input assignments and their associated output assignments. The uncritical signals which do not need to be implemented with fault tolerance will be utilized for optimization purposes. This freedom in the design process allows for significant cost reduction which has not been considered previously by other methods. With respect to sequential circuits, the basic concept of selective fault tolerance is mapped to input sequences and their corresponding output sequences. Starting from a certain state, every input sequence that is classified to be critical will be processed fault-tolerantly. Thus, the corresponding output sequence is generated fault-tolerant as well. The number of states that are initial states for a critical input sequence and also the length of the sequences to be protected can be arbitrarily chosen by the designer. In addition to the basic concept of selective fault tolerance for combinational and sequential circuits, further ideas are presented which improve the fault tolerance that is provided by the proposed method. Furthermore, a technique of implementing selective fault tolerance with conventional design tools without any notable effort is introduced. To this end, the designer does not even require special knowledge about the actual algorithm of selective fault tolerance. It is sufficient that the designer combines some netlists. The experimental results that will be presented in this thesis are based on a selection of several benchmark circuits. These benchmark circuits were implemented according to the concept of selective fault tolerance for a variable number of input and output assignments and also according to the concept of triple modular redundancy. The results obtained were compared with regard to the additional hardware overhead of each method. KW - Integrierte Schaltung KW - Zuverlässigkeit KW - Fehlertoleranz KW - Fehlertoleranz KW - Dreifach modulare Redundanz KW - Flächenreduzierung KW - Digitalschaltung KW - TMR KW - Fault tolerance KW - Triple modular redundancy KW - Reduction of area KW - Digital circuit KW - TMR Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-26931 ER - TY - THES A1 - Simevski, Aleksandar T1 - Architectural framework for dynamically adaptable multiprocessors regarding aging, fault tolerance, performance and power consumption T1 - Ein Architektur-Framework für zuverlässige dynamisch adaptierbare Multiprozessoren - Untersuchungen und Designs bezüglich Alterung, Fehlertoleranz, Performance und Stromverbrauch N2 - Despite the numerous benefits that Integrated Circuit (IC) technology downscaling brings, it also introduces many challenges. First of all, IC dependability is lowering: both lifetime reliability and resilience to single event effects is decreasing. Another major problem is the increased power consumption. On the other hand, the vast available space enables integrating hundreds of processor cores in a single chip! Multiprocessing is for over a decade the main architectural trend because of two reasons. Firstly, the performance of single processors gained by architectural innovations reached the upper limit i.e., the point of diminishing returns. Secondly, the operating frequency could not be increased due to the excessive power consumption, as pointed out. This work proposes a multiprocessor architectural framework that addresses many challenges related to dependability, power consumption and performance. The key idea is dynamical adaptation to the application requirements of fault tolerance and performance, which is possibly done at the lowest rates of aging and power dissipation. The application may select one of the three basic operating modes: de-stress, fault-tolerant and high-performance. De-stress mode prolongs multiprocessor lifetime and reduces power consumption by using core gating patterns that systematically power- or clock-off entire cores in the multiprocessor. These patterns use the information supplied by novel IC aging monitors. Fault-tolerant mode, on the other hand, increases error resilience by forming core-level NMR (N-modular redundant) systems using the multiprocessor cores. That is, entire cores are tightly synchronized to execute the same task simultaneously. Voting is done on each clock cycle using special, programmable NMR voters. Core-level NMR enables masking faults without invoking recovery procedures which is appreciated by timing-critical, or, real-time applications. Finally, high-performance mode is used for boosting multiprocessor performance. The framework is evaluated using a novel environment for automated fault injection, as well as a novel multiprocessor verification platform. A vast number of experiments were made which led to closed-form expressions that determine the number of cores N required to survive the projected mission time, given the fault rate. Moreover, a newly-developed method for lifetime evaluation based on the Weibul distribution shows the benefits of using core gating patterns. E.g., the new Youngest-First Round-Robin (YFRR) pattern enables up to 31% increase in system's lifetime compared to a simple Round-Robin. N2 - Neben den vielzähligen Vorteilen, die die anhaltende Skalierung der Halbleitertechnologien mit sich bringt, gibt es auch eine Reihe von Herausforderungen. Insbesondere verringert sich die Zuverlässigkeit integrierter Schaltkreise (IC) durch verstärkte Alterungseffekte aber auch durch erhöhte Anfälligkeit hochintegrierter Schaltungen auf Single-Event-Effekten. Ein weiteres Problem ist die steigende Leistungsaufnahme komplexer Schaltungen. Auf der anderen Seite erlaubt die Skalierung mittlerweile die Integration von Hunderten von Prozessorkernen in einem einzigen Chip. Seit mehr als einem Jahrzehnt ist dieses Prinzip des Multiprocessing aus zwei Gründen Trend bei der Architektur komplexer Prozessoren: Zum einen gibt es kaum noch Neuerungen in der Architektur von Single-Core-Prozessoren. Zum anderen kann die Taktfrequenz aufgrund der dadurch steigenden Leistungsaufnahme nicht weiter erhöht werden. Diese Arbeit stellt ein Framework zur Architektur von Multiprozessoren vor, welches sich der Herausforderungen bezüglich der Zuverlässigkeit, der Leistungsaufnahme und auch der Performance annimmt. Dabei ist die Kernidee die dynamische Anpassung an die Anforderungen der Anwendung bezüglich der Fehlertoleranz und der Leistungsfähigkeit. Dazu wählt die Anwendung einen der drei Hauptbetriebsmodi aus: De-stress, Fault-Tolerance und High-Performance. Der De-stress-Modus verlängert die Lebensdauer des Multiprozessors und reduziert die Leistungsaufnahme. Dazu werden mittels Clock-Gating oder durch Abschalten der Spannungsversorgung ganze Prozessorkerne abgeschaltet. Neu entwickelte Monitorschaltungen zur Überwachung des Alterungsprozesses liefern dabei die Informationen, welcher Kern abgeschaltet werden sollte. Der Fault-Tolerance-Modus verringert die Fehleranfälligkeit durch Bildung einer N-modularen Redundanz auf Prozessorkernebene. Dazu werden mehrere Kerne so mit einander synchronisiert, dass sie exakt die gleichen Instruktionen durchführen. Ein programmierbarer NMR-Voter übernimmt dabei Takt für Takt die Abgleichung der Ergebnisse. Diese Strategie ermöglicht eine schnelle Korrektur von Fehlern ohne zeitaufwändige Wiederherstellungsverfahren (Recovery-Verfahren), so dass auch Echtzeitanwendungen unterstützt werden. Der High-Performance-Modus schöpft die volle Leistungsfähigkeit des Multiprozessorsystems aus. Zur Evaluation des Frameworks wurde eine neue Umgebung zur automatisierten Fehlerinjektion sowie eine neue Verifikationsplattform für Multiprozessoren entwickelt. Es wurden eine Vielzahl an Experimenten durchgeführt, die zur Bildung einer Formel verwendet wurden, welche bei gegebener Fehlerrate und Einsatzdauer die Anzahl an benötigten Prozessorkernen bestimmt. Darüber hinaus wurde basierend auf der Weibul Verteilung eine neue Methode zur Evaluierung der Lebensdauer entwickelte, die die Vorteile der Abschaltung der Kerne aufzeigt. Beispielsweise zeigt das Youngest-First Round-Robin (YFRR) Scheduling verglichen mit dem Standard-Round-Robin Verfahren eine Steigerung der Systemlebensdauer um 31%. KW - Dependable multiprocessor KW - Multiprocessor lifetime KW - Multiprocessor fault tolerance KW - Zuverlässige Multiprozessoren KW - Multiprozessoren Alterung KW - Mehrprozessorsystem KW - Fehlertoleranz KW - Fehlererkennung Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-32572 ER - TY - THES A1 - Petrovic, Vladimir T1 - Design methodology for highly reliable digital ASIC designs applied to network-centric system middleware switch processor T1 - Entwurfsmethodologie für höchst zuverlässige digitale ASIC-Designs angewandt auf Network-Centric System Middleware Switch Prozessor N2 - The sensitivity of application-specific integrated circuits (ASICs) to single event effects (SEE) can lead to failures of subsystems which are exposed to increased radiation levels in space and on the ground. The work described in this thesis presents a design methodology for a fully fault-tolerant ASIC that is immune to single event upset effects (SEU) in sequential logic, single event transient effects (SET) in combinatorial logic, and single event latchup effects (SEL). Redundant circuits combined with SEL power switches (SPS) are the basis for a design methodology which achieves this goal. Within the standard ASIC design flow enhancements were made in order to incorporate redundancy and SPS cells and, consequently, enable protection against SEU, SET, and SEL. In order to validate the resulting fault-tolerant circuits a fault-injection environment with carefully designed fault models was developed. The moments of fault occurrence and their durations are modeled according to the real effects in actual hardware. The proposed design methodology was applied to an innovative space craft area network (SCAN) central processor unit, known as middleware switch processor. The measurement results presented in this thesis prove the correct functionality of DMR and SPS circuits, as well as the high fault-tolerance of the implemented ASICs along with moderate overhead with respect to power consumption and occupied silicon area. Irradiation measurements demonstrated the correct design and successful implementation of the SPS cell. N2 - Die Empfindlichkeit von anwendungsspezifischen integrierten Schaltungen (ASICs) zu den einzelnen Ereigniseffekten (SEE), kann zu Ausfällen von Subsystemen führen, die erhöhten Strahlungspegeln im Raum und auf dem Boden ausgesetzt werden. Die Arbeit, die in dieser Thesis beschrieben wird, stellt eine Entwurfsmethodologie vor um fehlertolerante ASICs zu entwerfen, welche die immun gegen singuläre Störung Effekte (SEU) in sequentielle Logik ist, einzelne Ereignis vorübergehende Effekte (SET) in der kombinatorischen Logik und einzelnes Ereignis Latchup-Effekte (SEL). Modulare Redundanz und SEL-Schalter (SPS) sind die Basis für eine Design-Methodik, die volle fehlertolerante ASIC liefert. Der Standard ASIC-Designflow ist erweitert worden, um Redundanz mit SPS-Schalter zu enthalten und Schutz gegen SEU, SET und SEL zu ermöglichen. Um die fehlertoleranten Stromkreise zu validieren ist eine Fault-Injektion Umgebung mit Fault Modellen entwickelt worden. Die Momente des Auftretens und der Dauer der injizierten Fehler werden entsprechend den realen Effekten in die Hardware modelliert. Die Methodologie des vorgeschlagenen Entwurfs ist an einem innovativen Space Craft Area Network (SCAN) Schaltkreis angewendet worden, bekannt als Middleware Switch Prozessor. Die Messergebnisse, die in dieser These dargestellt werden, haben die korrekte Funktionalität von Redundanz- und SPS-Stromkreisen sowie die hohe Fehler-Toleranz der resultierende ASICs zusammen mit mäßigen Unkosten in Bezug auf Leistungsaufnahme und besetzten Silikonfläche nachgewiesen. Die Strahlungsmessungen haben das korrekte Design und die erfolgreiche Umsetzung der SPS-Zelle bewiesen. KW - Kundenspezifische Schaltung KW - Schaltungsentwurf KW - Fehlertoleranz KW - Entwurfsmethodik KW - Single Event Effects KW - Latchup Schutz KW - ASIC Entwurf KW - Fault-tolerance KW - Design methodology KW - Single event effects KW - Latchup protection KW - ASIC design Y1 - 2013 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-29620 ER - TY - THES A1 - Glišić, Srđan T1 - Design of fully integrated 60 GHz OFDM transmitter in SiGe BiCMOS technology T1 - Entwurf eines vollintegrierten 60 GHz OFDM Senders in SiGe BiCMOS Technologie N2 - The goal of this thesis is the analysis of the challenges and finding solutions for the design of mm-wave transceivers. The work presented here is focused on design of transmitter (TX) components, which are critical for the performance of the whole analog front-end. Phase-locked loop (PLL) phase noise is optimized, an image-rejection filter and a high 1 dB compression point (P1dB) power amplifier (PA) are designed. The PLL phase noise optimization is presented and different PLL topologies are compared. A new optimized recipe for calculating PLL parameters of a forth order PLL is presented. Using this approach the spurious sidebands can be reduced by up to 10 dB. The image-rejection filter chapter analyzes the challenges related to the design of the integrated image–rejection filter. The analysis presented here is the first on integrated filters for the 60 GHz band, because the previously published work dealt with on-board filters. The main problems related to the design of integrated filters arise from the low quality factor of the integrated resonators. The effects are high insertion loss and low selectivity. Two measures to reduce the insertion loss of the image–rejection filters were suggested. One is to design the filter as broadband. This measure deteriorates selectivity, so the minimum required image–rejection will limit the width of the passband. The second measure is to design the filter as broadband with non-equidistant transmission zeros (i.e. asynchronously tuned filter). This measure will improve both the insertion loss and the image–rejection. The challenges related to the design of mm-wave PAs with high P1dB are analyzed and the procedure of the PA design is presented. The difficulties related to the PA design and layout are discussed and optimum solutions presented. Limits of different power combining techniques for integrated PAs are discussed. Effects of poor on-chip ground connection are analyzed. Different causes for P1dB degradation are analyzed. The produced PA features a differential cascode topology. The layout is symmetrical and presents a virtual ground on the symmetry line for the differential signal. The optimized schematic and a symmetrically drawn layout resulted in a 17 dBm measured P1dB. It was the highest reported P1dB in 60 GHz SiGe PAs when it was published. The fully integrated TX was used for data transmission with data rate of 3.6 Gbit/s (with coding 4.8 Gbit/s) over 15 meters. This is the best result in the class of 60 GHz AFEs without beamforming. N2 - Das Ziel dieser Arbeit ist die Analyse der Anforderung an mm-Wellen Funksysteme und das Aufzeigen von Lösungswegen zum erfolgreichen Entwurf solcher integrierten Systeme in SiGe Technologie. In der hier vorgelegten Arbeit untersuchte ich schwerpunktmäßig den Entwurf von Sender Komponenten, welche entscheidend für die Leistungsfähigkeit des gesamten HF-Funksystems sind. Das Phasenrauschen der Phasenregelschleife (PLL) wurde optimiert, Spiegelfrequemzfilter und Leistungsverstärker mit hohem 1 dB Kompressions-Punkt (P1dB) wurden entworfen und als integriertes Senderchip hergestellt. Es werden hier Verfehren zur Optimierung des PLL Phasenrauschens dargestellt und verschiedene PLL Topologien verglichen. Ein neues optimiertes Verfahren zur Berechnung der Parameter einer PLL vierter Ordnung wird vorgestellt. Die Anwendung dieses Verfahrens ermöglichte es, die unerwünschten PLL Seitenbänder um bis 10 dB zu verringen. Im Kapitel Spiegelfrequenzfilter werden die Herausforderungen an den Entwurf von integrierten Spiegelfrequenzfiltern analysiert. Die hier dargestellte Analyse ist die erste für integrierte Filter im 60 GHz Frequenzbereich. Bisherige Veröffentlichungen basierten auf Dünnfilmtechnologiefilter. Die Hauptprobleme bezüglich des Entwurfs integrierter Filter basieren auf dem geringen Gütefaktor der integrierbaren Resonatoren. Die Folgen sind hohe Durchgangsdämpfung und geringe Selektivität. Zwei Methoden zur Verringerung der Durchgangsdämpfung werden dargestellt. Eine besteht im Entwurf dieser Filter als Breitbandfilter. Diese Methode verringert die Selektivität, so dass die minimal geforderte Unterdrückung der Spiegelfrequenz die Bandbreite begrenzt. Die zweite Methode besteht darin, den Filter als Breitband mit nicht-äquidistanten Transmissions-Nullstellen zu entwerfen. Diese Methode verbessert gleichzeitig die Durchgangsdämpfung und die Unterdrückung der Spiegelfrequenz. Die Anforderungen an den Entwurf von mm-Wellen Leistungsverstärkern mit hohem P1dB werden analysiert und ein Entwurfsverfahren für einen Leistungsverstärker wird dargelegt. Die Schwierigkeiten bezüglich des Designs und Layoutentwurfs des Leistungsverstärkers werden diskutiert und optimierte Lösungswege werden dargestellt. Die Grenzen verschiedener Richtkopplungstechniken für integrierte Leistungsverstärker werden präsentiert. Die Effekte schwacher Masseverbindungen auf dem Chip werden analysiert. Verschiedene Ursachen für P1dB Degradation werden untersucht. Der hergestellte Leistungsverstärker hat eine differentielle Kaskode Topologie. Sein Layout ist symmetrisch und besitzt eine virtuelle Masse an der Symmetrielinie für das differentielle Signal. Das optimizierte Schaltbild und das symmetrisch entworfene Layout führten zu einem gemessenen P1dB von 17 dBm. Das war der höchste bisher veröffentlichte P1dB bei 60 GHz für einen Leistungsverstärker in SiGe Technologie, als die Meßergebnisse publiziert wurden. Der vollintegrierter Sender wurde für eine Datenübertragung über 15 m mit einer Datenrate von 3,6 Gbit/s (mit Kodierung 4,8 Gbit/s) verwendet. Das ist das beste Ergebnis in der Klasse der 60 GHz Funksysteme ohne Beamforming. KW - OFDM KW - Hochfrequenztechnik KW - Sender KW - 60 GHz KW - Leistungsverstärker KW - SiGe KW - OFDM KW - Transmitter KW - 60 GHz KW - Power Amplifier KW - SiGe KW - OFDM Y1 - 2010 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22062 ER - TY - THES A1 - Lopacinski, Lukasz T1 - Improving goodput and reliability of ultra-high-speed wireless communication at data link layer level T1 - Verbesserung des Durchsatzes und der Zuverlässigkeit von drahtlosen Ultrahochgeschwindigkeitskommunikationen auf data link layer Ebene N2 - The design of 100 Gbps wireless networks is a challenging task. A serial Reed-Solomon decoder at the targeted data rate has to operate at ultra-fast clock frequency of 12.5 GHz to fulfill timing constraints of the transmission. Receiving a single Ethernet frame on the physical layer may be faster than accessing DDR3 memory. Moreover, data link layer of wireless systems has to cope with high bit error rate (BER). The BER in wireless communication can be several orders of magnitude higher than in wired systems. For example, the IEEE 802.3ba standard for 100 Gbps Ethernet limits the BER to 1e-12 at the data link layer. On the contrary, the BER of high-speed wireless RF-frontend working in the Terahertz band might be higher than 1e-3. Performing forward error correction on the state of the art FPGA (field programmable gate arrays) and ASICs requires a highly parallelized approach. Thus, new processing concepts have to be developed for fast wireless communication. Due to the mentioned factors, the data link layer for the wireless 100G communication has to be considered as new research, and cannot be adopted from other systems. This work provides a detailed case study about 100 Gbps data link layer design with the main focus on communication reliability improvements for ultra-high-speed wireless communication. Firstly, constraints of available hardware platforms are identified (memory capacity, memory access time, and logic area). Later, simulation of popular techniques used for data link layer optimizations are presented (frame fragmentation, frames aggregation, forward error correction, acknowledge frame compression, hybrid automatic repeat request, link adaptation, selective fragment retransmission). After that, data link layer FPGA accelerator processing ~116 Gbps of user data is presented. At the end, ASIC synthesis is considered and detailed statistics of consumed energy per bit are introduced. The research includes link adaptation techniques, which optimize goodput and consumed energy according to the channel BER. To the author’s best knowledge, it is the first published data link layer implementation dedicated for 100 Gbps wireless communication shown anywhere in the world. N2 - Das Entwerfen von drahtlosen 100 Gbps Netzwerken ist eine herausfordernde Aufgabe. Ein serieller Reed-Solomon-Decodierer für die angestrebte Datenrate muss mit einer ultra hohen Taktfrequenz von 12,5 GHz arbeiten, um die Zeitbegrenzungen der Übertragung zu erfüllen. Das Empfangen eines einzelnen Ethernet Frames auf der physischen Ebene kann schneller ablaufen, als der Zugriff auf den DDR3 Speicher. Darüber hinaus muss der Data-Link-Layer der drahtlosen Systeme mit einer hohen Bitfehlerrate (BER) arbeiten. Die BER in der drahtlosen Kommunikation kann um mehrere Größenordnungen höher liegen, als in drahtgebundener Kommunikation. Der IEEE 802.3ba Standard für 100 Gbps Ethernet, zum Beispiel, limitiert die BER auf 1e-12 auf dem Data-Link-Layer. Die BER von drahtlosen Hochgeschwindigkeits-RF-Frontends, die im Terahertz-Band arbeiten, kann hingegen höher sein, als 1e-3. Um Forward-Error-Correction auf aktuellsten FPGA zu betreiben, benötigt man einen höchst parallelisierten Ansatz. Daher müssen neue Verarbeitungskonzepte für schnelle drahtlose Kommunikation entwickelt werden. Aufgrund dieser genannten Fakten, und da er auch nicht von anderen Systemen übernommen werden kann, sollte der Data-Link-Layer für die drahtlose 100G Kommunikation als neue Forschung in Betracht gezogen werden. Diese Dissertation liefert eine detaillierte Fallstudie über ein 100 Gbps Data-Link-Layer Design, wobei der Hauptfokus auf der Verbesserung der Zuverlässigkeit für drahtlose Ultra-Hochgeschwindigkeits-Kommunikation liegt. Zuerst werden die Beschränkungen der verfügbaren Hardware-Plattformen identifiziert (Speicherkapazität, Speicherzugriffszeit und die Anzahl logischer Zellen). Später werden bekannte Verfahren für die Data-Link-Optimierung vorgestellt. Danach werden Simulationen der populären Techniken für den Data-Link-Layer vorgestellt. Außerdem wird ein FPGA Beschleuniger gezeigt, welcher auf dem Data-Link-Layer 116 Gbps an Benutzerdaten verarbeitet. Am Ende wird die ASIC-Synthese betrachtet und eine detaillierte Statistik der verbrauchten Energie gezeigt. Diese Forschung umfasst Verbindungs-Anpassungstechniken, welche den Durchsatz und die verbrauchte Energie optimieren. KW - Data link layer KW - Goodput KW - Field programmable gate array KW - Application specific integrated circuit KW - Forward error correction KW - Sicherungsschicht KW - Datendurchsatz KW - Feld programmierbare Gatter-Anordnung KW - Anwendungsspezifische integrierte Schaltung KW - Vorwärtsfehlerkorrektur KW - Funknetz KW - Hardwareentwurf KW - Verbindungsschicht Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-41272 ER - TY - THES A1 - Panić, Goran T1 - A methodology for designing low power sensor node hardware systems T1 - Eine Methodik für den Entwurf energieeffizienter Hardware-Systeme für Sensorknoten N2 - The design of embedded sensor node hardware systems is a challenging task driven by the increasing demands for low power, high efficiency, low cost and small size. These unique requirements make the usage of off-the-shelf general purpose microcontrollers fairly inefficient. For many wireless sensor network applications, the design of a dedicated low power sensor node microcontroller is the only way to answer specific application requirements. According to the trends in device, process and design technology, the development of sensor node devices is relying on a cheap planar bulk-CMOS technology, where power consumption is dominated by static power loss caused by high leakage currents. To keep the power at acceptable level, designers are compelled to apply the methodologies based on advanced low power techniques that target both static and dynamic power in the chip. The decisions made early in design phase are likely to determine the energy efficiency of the final design. Therefore, the choice of power saving strategy is the key challenge in designing energy-efficient sensor node hardware. This work presents a methodology that assists designers meeting the critical design decisions regarding power, early in the design process. The presented methodology extracts the activity profiles of single system components and applies them in the developed models for energy estimation of particular low power implementation. The energy estimation models account for the energy overhead introduced by specific low power techniques, enabling comprehensive exploration of system’s energy efficiency in a given application scenario. Special attention is paid to the methodology utilization in typical wireless sensor network applications. Accordingly, the examples of activity profiling in wireless sensor node systems are presented. The proposed methodology is integrated within a power-driven design flow and applied to the design of an embedded sensor node microcontroller. This methodology is used to perform the cross comparison of alternative low power implementations for the target system architecture. The implementation relying on concurrent clock and power gating is selected as the most energy efficient and consequently realised. Power switching cells and power control logic have been designed and characterized. Also, the final system architecture, basic system components and applied design process are described. Finally, the developed power-gated sensor node microcontroller is implemented, fabricated and successfully tested. The chip measurements results are presented and analyzed. The analysis of different low power approaches applied to the target system architecture has shown large impact of clock gating on the system energy. In a given application scenario, the clock gating implementation has reduced 72 times the dynamic energy and 12 times the total energy of the system. The implementation of power gating technique has gained 2.8 times reduction of the leakage energy and 2 times reduction of the total system energy compared to the clock gating only implementation. The analysis of two alternative power gating approaches has emphasized the significance of partitioning in power-gated design. A heuristic partitioning that combines two specific blocks having successive activity phases into a single power domain, thereby reducing design complexity and chip area, has been shown to have positive impact on the energy efficiency of the target design. N2 - Das Design von eingebetteten Hardware-Systemen für Low-Power-Sensorknoten ist eine anspruchsvolle Aufgabe, die durch stetig steigende Anforderungen an geringe Leistungsaufnahme, niedrige Kosten, hohe Performance und hohe Energieeffizienz getrieben wird. Aus diesem Grund ist die Verwendung von Off-the-Shelf Mikrocontrollern sehr ineffizient. Für viele drahtlose Sensornetzwerkanwendungen ist die Integration dedizierter Low-Power-Mikrocontroller der einzige Weg die spezifischen Anwendungsanforderungen entsprechend zu erfüllen. Die technologischen Trends in der Fertigung von Sensorknoten auf Basis von Standard-CMOS-Technologien führen zu einem zunehmend dominierenden Anteil an Leckströmen bei der gesamten Leistungsaufnahme. Um die Leistungsaufnahme auf einem akzeptablen Niveau zu halten sind Hardwareentwickler gezwungen, fortschrittliche Methoden und Low-Power Techniken einzusetzen, die sowohl die statische als auch die dynamische Leistungsaufnahme der Hardware reduzieren. Dabei bestimmen viele Design-Entscheidungen in der frühen Phase des Hardwareentwurfes maßgeblich die Energieeffizienz des endgültigen Produktes. Daher stellt die Wahl der richtigen Energiesparstrategie die zentrale Herausforderung zum Entwurf energie-effizienter Sensorknoten-Hardware dar. Diese Arbeit stellt eine Entwurfsmethodik für energieeffiziente Low-Power Hardware vor, die den Designer bereits frühzeitig im Designprozess bei kritischen Entscheidungen unterstützt. Die hier vorgestellte Methode extrahiert Aktivitätsprofile einzelner Systemkomponenten und verwendet diese als Grundlage zur Modellierung und Abschätzung der Leistungsaufnahme ausgewählter Low-Power Implementierungen. Die entwickelten Modelle ermöglichen eine Abschätzung des Energieaufwands der verschiedenen Implementierungen im Hinblick auf die einzelne Komponente und auf die zu erwartende Energieeffizienz des Gesamtsystems für das jeweilige Anwendungsszenario. In der vorliegenden Arbeit wird besonderes Augenmerk auf die Anwendung der Entwurfsmethodik für typische drahtlose Sensornetzwerkanwendungen gelegt. Daher werden konkrete Anwendungsbeispiele für die Erstellung von Aktivitätsprofilen von drahtlosen Sensorknoten eingeführt. Die vorgeschlagene Methodik ist in einem Low-Power Entwurfsprozess integriert und wird zur Implementierung eines eingebetteten Sensorknoten angewendet. Dabei erlaubt die Methodik zwischen alternativen Low-Power-Implementierungen für die Architektur des Zielsystems zu wählen. Als Anwendungsbeispiel wird die Umsetzung einer kombinierter Clock- und Power-Gating Architektur mit der besten Energieeffizienz im gegebenen Anwendungsszenario aufgezeigt und auf das Zielsystem angewendet. Die Konstruktion und Charakterisierung der dafür benötigten Power-Gating-Zellen und der zugehörigen Kontrolllogik, die zur Umsetzung erforderlich sind, werden ausführlich dargestellt. Die finale Systemarchitektur, die Grundkomponenten des Systems und der angewandte Entwurfsprozess werden ebenso beschrieben. Der mit der vorgestellten Methodik entworfene Mikrocontroller wurde in Standard-CMOS Technologie gefertigt und getestet. Die damit erzielten Ergebnisse der Funktionstests und der Messungen zur Leistungsaufnahme der gefertigten Chips werden präsentiert und ausgewertet. Die Analyse der verschiedenen Low-Power Ansätze, die auf die Zielsystem-Architektur angewendet wurden, zeigte insbesondere beim Clock-Gating einen erheblichen Einfluss auf die benötigte Energie. Im spezifischen Anwendungsszenario führte das Clock-Gating zu einer Verbesserung der dynamischen Energie um den Faktor 72 und eine Verbesserung der Gesamtenergie des Systems um den Faktor 12. Die Anwendung der Power-Gating Technik resultierte in einer 2.8-fachen Verbesserung der Leckstromenergie und eine Halbierung der Energie des Gesamtsystems im Vergleich mit einer Implementierung in der nur Clock-Gating angewendet wurde. Die Analyse von zwei alternativen Anwendungen der Power-Gating-Technik in der untersuchten Anwendung unterstrich die Bedeutung der Partitionierung bei Verwendung der Power-Gating Technik. Eine Kombination von zwei spezifischen Blöcken mit aufeinander folgenden Aktivitätsphasen, die zuvor in einer getrennten Power Domains waren, in eine gemeinsame Power-Insel, reduzierte die Designkomplexität und die benötigte Chipfläche. Darüber hinaus führte dies zu positiven Auswirkungen auf die Energieeffizienz des Designs. KW - Wireless sensor networks KW - Sensor node KW - Low power design KW - Power gating KW - ASIC KW - Drahtlose Sensornetze KW - Sensorknoten KW - Energieeffizientes Design KW - Stromspartechniken KW - Chipdesign KW - Drahtloses Sensorsystem KW - Mikroprozessor KW - Eingebettetes System Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33376 ER - TY - THES A1 - Wang, Li T1 - Millimeter-wave Integrated Circuits in SiGe:C Technology T1 - Integrierte Millimeterwellenschaltungen in SiGe:C Technologie N2 - During the last decades the research and implementation of integrated circuits in W-band (Frequencies from 75 GHz to 111 GHz) or frequencies beyond were mainly dominated by GaAs technologies due to their high-performance devices. However, the low-cost requirement of commercial consumer products limits the application of GaAs technologies. Recently, the advents of 200 GHz fT SiGe:C technologies pave the way for realizing the millimeter-wave circuits with their lower cost and excellent performance. This work is focused on the design and implementation of circuits in IHP's low-cost SiGe:C technology at W-band and frequencies beyond. Different types of high-speed frequency dividers as benchmarking circuits are designed and measured to show the speed and power performance of the SiGe technology in this work. Furthermore, this work includes the design and implementation of 77 GHz/79 GHz automotive radar front-end circuits. The results are compared with the state-of-the-art to demonstrate the performance of the circuit and technology. The aim is to show the design techniques and the possibility of adopting IHP's low-cost SiGe:C technology to realize high performance circuits for high-speed applications such as future automotive radar system. N2 - Aufgrund der hochleistungsfähigen Bauelemente wurde in den letzten zehn Jahren die Implementierung von integrierten Schaltungen im W-Band (Frequenzen von 75 GHz bis 111 GHz) und auch bei darüber liegenden Frequenzen hauptsächlich von GaAs-Technologien dominiert. Jedoch begrenzt die Forderung nach niedrigen Kosten von Konsumgütern die Anwendung dieser GaAs Technologien. Vor kurzem zeigte das Aufkommen von 200 GHz SiGe:C Technologien den Weg zur Verwirklichung von Millimeterwellenschaltungen mit geringen Kosten und exzellenter Leistung. Diese Arbeit konzentriert sich auf die Entwicklung und Implementierung von Schaltungen in der kostengünstigen SiGe:C Technologie des IHP im W-Band und bei noch höheren Frequenzen. Unterschiedliche Typen von schnellen Frequenzteilern wurden entwickelt und gemessen, um die Leistungsfähigkeit der SiGe Technologie bezüglich Geschwindigkeit und Leistungsverbrauch nachzuweisen. Weiterhin beinhaltet die Arbeit das Design und die Implementierung von 77 GHz / 79 GHz Radar Frontend-Schaltungen. Die Ergebnisse werden verglichen mit dem neuesten Stand der Forschung, um die Leistungsfähigkeit der Schaltungen und der Technologie zu demonstrieren. Das Ziel ist es, Design-Techniken aufzuzeigen und es damit zu ermöglichen, die kostengünstige IHP-SiGe:C-Technologie für die Herstellung von sehr leistungsfähigen Schaltungen für Hochgeschwindigkeitsanwendungen wie zukünftige Auto-Radar-Systeme zu verwenden. KW - Integrierte Mikrowellenschaltung KW - Silicium KW - Germanium KW - MMiC KW - Integrierte Millimeterwellenschaltung KW - Millimeter-wave KW - IC KW - SiGe KW - HBT KW - W-band Y1 - 2008 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-5993 ER - TY - THES A1 - Skoncej, Patryk T1 - Investigation of methods for increasing the reliability of highly integrated non-volatile memories on system level T1 - Untersuchungen und Verfahren zur Zuverlässigkeitserhöhung von integrierten NVM Speichern auf Systemebene N2 - Conventional semiconductor memories are facing many challenges concerning their yield, reliability, testability, and manufacturability as the feature size decreases. Although they are used in the vast majority of electronic devices, their applicability for upcoming digital systems is questionable. On the other hand, due to unprecedented development of mobile devices even faster, denser, and more power-efficient semiconductor memories are required. As a consequence, many researchers and system designers are seeking new memory solutions. The greatest attention is paid to solid-state, non-volatile memories (NVMs) such as PCRAMs, MRAMs/STT-MRAMs, FeRAMs, and RRAMs. Due to their promising features like non-volatility, low-power consumption, and great scalability they are expected to meet the challenging demands of future digital systems. Unfortunately, despite all advantages they offer, emerging NVMs pose some peculiar characteristics like limited endurance, variable data retention time, or vulnerability to external factors. On top of that, they are still in early-maturity state where their fabrication processes are not of high quality and are prone to high variations. Because of that, emerging NVMs may suffer from permanent faults which can occur right after production or in the field, during their operational time. As a consequence, the reliability of new memory technologies requires special management and great improvement. The thesis introduces system-level approach aimed at comprehensive reliability management of existing and emerging NVMs. It presents novel on-line repair techniques which focus on specific issues of NVMs. The block-level repair manages post-production faults in the memory array. The word-level repair aims at hard faults caused by wear-out memory cells. Finally, the error-correcting code with increased hard-error correction capability handles soft and hard errors in the memory array. Because proposed techniques are based on similar principles, they can be combined into a consistent system. Depending on the way how they are connected, different repair schemes can be achieved. Moreover, by merging them into the system a synergistic effect can be produced where the achieved memory reliability improvement is greater than the sum of reliability improvements achieved with their standalone implementations. Further in the thesis, such a consistent repair system is presented. Next, its effectiveness, repair capabilities, and applicability for an embedded system are evaluated. In addition, the achieved synergistic effect is described and quantified N2 - Konventionelle Halbleiterspeicher stehen vor vielen Herausforderungen bezüglich. ihrer Fertigungsausbeute, Zuverlässigkeit, Testbarkeit sowie der Herstellbarkeit bei immer weiter sinkenden Strukturgrößen. Obwohl sie in der überwiegenden Mehrzahl elektronischer Geräte verwendet werden, ist ihre Anwendbarkeit für zukünftige digitale Systeme fraglich. Auf der anderen Seite sind durch die beispiellose Verbreitung mobiler elektronischer Geräte sogar schnellere und energieeffizientere Halbleiterspeicher mit wachsenden Speicherkapazitäten erforderlich. Als Konsequenz suchen viele Forscher und Systementwickler nach neuen Speicherlösungen. Das größte Augenmerk liegt dabei auf integrierten, nichtflüchtigen Speichern (NVMs) wie PCRAMs, MRAMs/STTMRAMs, FeRAMs und RRAMs. Aufgrund ihrer vielversprechenden Eigenschaften wie Nichtflüchtigkeit, niedriger Energieverbrauch und gute Skalierbarkeit, könnten sie die anspruchsvollen Anforderungen an zukünftige digitale Systeme erfüllen. Leider haben diese neuen NVMs, trotz aller Vorteile, die sie bieten, auch einige unerwünschte Eigenschaften wie eine begrenzte Lebensdauer und Datenhaltung, sowie eine besondere Anfälligkeit für externe Störungen. Obendrein befinden sie sich in einem frühen Reifestatus, das heißt, sie werden mit Fabrikationsprozessen geringerer Qualität hegestellt und sind somit anfälliger bei Prozessabweichungen. Aus diesem Grund leiden die neuen NVMs an Speicherfehlern, die schon direkt nach der Produktion oder später während ihrer Nutzung auftreten. Daher ist für eine hohe Zuverlässigkeit der neuen Speichertechnologien ein spezielles Speichermanagement erforderlich. Die vorliegende Dissertation liefert einen Ansatz für ein umfassendes Zuverlässigkeitsmanagement sowohl bereits existierender als auch neuer NVMs auf Systemebene. Sie präsentiert neuartige Online-Reparaturtechniken mit dem Schwerpunkt auf spezifische Eigenheiten der NVMs. Die Block-Level-Reparatur korrigiert permanente Fehler des Speicherarrays, die bereits nach der Produktion auftreten. Die Wort-Level-Reparatur dagegen soll schwere Fehler korrigieren, die durch den langsamen Verschleiß von Speicherzellen verursacht werden. Schließlich kann auch ein erweiterter Fehlerkorrektur-Code verwendet werden, um sowohl kurzzeitig auftretende Bitfehler als auch permanente Fehler im Speicherarray zu korrigieren. Weil die hier vorgeschlagenen Techniken auf ähnlichen Prinzipien beruhen, sind sie in einem konsistenten System kombinierbar. Abhängig von der Art und Weise wie sie kombiniert werden, können verschiedene Reparatursysteme entstehen. Darüber hinaus kann durch Kombination der Systeme eine Synergiewirkung erreicht werden, bei der die erzielte Verbesserung der Zuverlässigkeit größer ist als die Summe der Verbesserungen, die mit den einzelnen Implementierungen erreicht werden können. In der vorliegenden Dissertation wird solch ein konsistentes Reparatursystem vorgestellt. Weiterhin werden die Effektivität, die Reparaturfähigkeit und die Eignung für eingebettete Systeme ausgewertet. Schließlich wird die erzielte Synergiewirkung beschrieben und quantifiziert. KW - Built-in self-repair KW - Error-correcting code KW - Non-volatile memory KW - Eingebaute Selbstreparatur KW - Fehlerkorrekturcode KW - Nichtflüchtiger Speicher KW - Nichtflüchtiger Speicher KW - Fehlerkorrekturcode Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-35122 ER - TY - THES A1 - Borokhovych, Yevgen T1 - High-speed data capturing components for Super Resolution Maximum Length Binary Sequence UWB Radar T1 - Schnelle Komponenten des Datenerfassungsblocks für ein Super Resolution Maximum Length Binary Sequence UWB Radar-System N2 - Within framework of UKoLoS project the new Super Resolution Maximum Length Binary Sequence UWB Radar (M-sequence radar) was developed. The radar consists of an M-sequence generator, transmitter front-end, receiver front-end, data capturing device and data processing blocks, whose design responsibilities were carried out by four institutions. In this thesis the design and measurements of the data capturing device components is described. Logically the data capturing device can be divided into three parts; a capturing part, realized with the high-speed analog-to-digital converter, a predictor, realized with the high-speed digital-to-analog converter and a subtraction amplifier, which in this particular work is integrated into the receiver front-end. The main challenge of the work is to implement the A/D converter, which works at full speed of the radar. Despite the radar architecture allows capturing data with undersampling, it leads to waste of transmitted energy. Therefore the ADC has to capture reflected signal with the full system clock rate of 10 GHz and should have a full Nyquist 5 GHz effective resolution bandwidth. Implementation of the conventional 4-bit full flash ADC with specified bandwidth is not possible in the IHP SiGe BiCMOS technology because some critical blocks, namely the reference network, can not achieve 5 GHz effective resolution bandwidth. To overcome this problem a new configuration of the differential reference network is proposed. The new reference network has a segmented, free configurable architecture. As extreme case it can be realized as a full parallel network and in such configuration the maximal bandwidth can be achieved. The proposed network was implemented in the A/D converter and measured. The bandwidth of the ADC with new network is several times higher than the bandwidth of the conventional ADC,while keeping power dissipation the same. Further the proposed network has possibility to equalize the bandwidth in each output node and in that way optimize overall power dissipation. The other advantage is the possibility of electronic calibration of separate voltage shift in the network. The second component of the data capturing device is the D/A converter, which is required to have the accuracy which corresponds to full accuracy of the data capturing device, better than 0.2% in our case. Measurements showed that error due to mismatch of the components was 10 times higher than required. To meet the accuracy specification an external off-line calibration of the DAC was implemented. Using calibration the predictor errors less than 0.15% were achieved. N2 - Im Rahmen des UKoLoS Projektes ist ein neues “Super Resolution Maximum Length Binary Sequence UWB Radar“-System (M-sequence radar) entwickelt worden. Das System besteht aus einem M-sequence-Generator, einer Sende- und einer Empfangsstruktur, einem Datenerfassungs- und einem Datenverarbeitungsblock. Die einzelnen Komponenten sind von vier verschiedenen Projektpartnern entwickelt worden. In dieser Arbeit wird der Entwicklungsprozess des Datenerfassungsblocks sowie die zugehörigen Messergebnisse vorgestellt. Der logische Aufbau des Datenerfassungsblocks lässt sich in zwei Teile gliedern. Der erste Teil dient der Datenerfassung und ist als schneller Analog-Digital-Wandler ausgeführt. Der zweite Teil hat die Funktion des Prädiktors. Dieser besteht aus einem schnellen Digital-Analog-Wandler und einer subtrahierenden Verstärkungseinheit. Der Schwerpunkt dieser Arbeit liegt in der Implementierung eines Analog-Digital-Wandlers, der bei voller Taktfrequenz des Radar-Systems von 10 GHz arbeitet. Obwohl die Architektur des Radar-Systems eine Datenerfassung bei Unterabtastung erlaubt, führt dies zum partiellen Verlust der gesendeten Energie. Daher soll der Analog-Digital-Wandler der Datenerfassungseinheit bei einer Abtastrate arbeiten, die der Taktfrequenz des Radar-Systems entspricht. Die übliche Implementierung des Analog-Digital-Wandlers als 4-bit full flash ist technologiebedingt nicht realisierbar, da die spezifizierte Bandbreite von 5GHz für das Referenznetzwerk in der eingesetzten 0.25-μm SiGe BiCMOS Technologie nicht erreicht werden kann. Als Lösungsansatz wird eine neue Konfiguration für das differentielle Referenznetzwerk vorgeschlagen. Dieses Netzwerk weist eine segmentierte Architektur auf. Im Grenzfall kann es als voll paralleles Netzwerk implementiert werden. Die vorgeschlagene Topologie des Netzwerks wurde in dem Analog-Digital-Wandler des Datenerfassungsblocks angewendet. Die sich ergebende Bandbreite des so implementierten Analog-Digital-Wandlers ist bei gleichem Leistungsverbrauch höher als die Bandbreite eines Standard-Wandlers,. Das Schaltungsprinzip des eingesetzten Referenznetzwerks ermöglicht eine Angleichung der Bandbreite einzelner Segmente und somit die Optimierung des Leistungsverbrauchs. Ein weiterer Vorteil ist die Möglichkeit den Spannungsabfall für jedes Segment separat elektronisch Kalibrieren zu können. Der Digital-Analog-Wandler, der als Prädiktor zum Einsatz kommt, soll eine Genauigkeit haben, die der des gesamten Datenerfassungsblocks entspricht. In dem hier vorgestellten System bedeutet dies eine Abweichung von weniger als 0.2%. Die Messungen haben gezeigt, dass der Fehler um einen Faktor 10 höher ist als in den Spezifikationen gefordert wird. Um den Anforderungen gerecht zu werden, wurde eine externe Kalibrierung implementiert. Hierdurch konnte der Fehler auf 0.15% reduziert werden. KW - Analog-Digital-Umsetzer KW - Digital-Analog-Umsetzer KW - Analog-Digital-Wandler KW - Digital-Analog-Wandler KW - Folge-HalteVerstärker KW - M-Sequenz UWB-Radar KW - Analog-to-digital converter KW - Full flash KW - Track-and-hold amplifier KW - Reference network Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-24501 ER - TY - THES A1 - Knobloch, Florian T1 - Energieeffiziente Beleuchtung unter Berücksichtigung einer verteilten Steuerung und eines redundanten Kommunikationssystems T1 - Energy efficient lighting considering a distributed control und a redundant communication system N2 - Das Thema siedelt sich im Bereich Smart-City an. Die Einsparung von Energie ist in der öffentlichen Straßenbeleuchtung von Interesse. Die Intention ist eine Automatisierung der Beleuchtungsanlage unter Nutzung einer drahtlosen Kommunikation. Ziel ist die Untersuchung des Einsparpotentials, der benötigten Datenraten und der Robustheit. Die physiologischen Bedürfnisse des Verkehrsteilnehmers zur Einhaltung der Verkehrssicherheit werden konsequent berücksichtigt. Die Umrüstung auf eine automatisierte Beleuchtung lohnt sich besonders in ländlichen Regionen oder Anliegerstraßen, wobei in Tempo-30-Zonen eine optimale Energieeffizienz existiert. Aufgrund eines beleuchteten Anhalteweges existieren maximale Einsparungen. Das Optimum wird durch eine Extremwertanalyse bewiesen und ausführlich untersucht. Die Einsparung hängt hauptsächlich von der Verkehrsstärke, der Verkehrsgeschwindigkeit und der Dimmstufe ab. Die lineare Abhängigkeit von der Dimmstufe wird bei einer geringen Verkehrsstärke durch eine Grenzwertanalyse gezeigt. 70 % Energie lässt sich im Gegensatz zu einer Dauerbeleuchtung mit typischen Parametern sparen. Im Gegensatz zu anderen Lösungskonzepten erreicht das entwickelte Moving-Light-System Mehreinsparungen von bis zu 23 %. Lichtplaner und Kommunen können örtliche Sparpotentiale mit dem neuen Modell berechnen, um zu prüfen ob sich eine Umrüstung überhaupt lohnen würde. Die benötigte Steuerung wird abstrakt beschrieben und mit Simulink verifiziert. Zur Verbesserung der Robustheit werden das schon vorhandene Licht und die ggf. schon vorhandenen Detektoren als redundantes Übertragungsmedium untersucht. Die Nutzung des sichtbaren Lichtes lohnt sich, wenn gleichzeitig solare Energiegewinne gewünscht sind, weil der notwendige Aperturdurchmesser des Detektors im Bereich mehrerer 10 cm liegt. Neben der optischen Kommunikation wird die Helligkeit benachbarter Leuchten automatisch mitgemessen. Dies ermöglicht die Detektion von Fehlerzuständen für eine verbesserte Wartung oder für die Aktivierung möglicher redundanter Fail-Safe-Funktionen. Eine hop-weise Lokalisierung wird in dem Multihopsystem ausgenutzt, damit die Steuerung ohne Kartenmaterial und Kompasssensor auskommt. Weitere Arbeit besteht bei der Quantifizierung der Eingangsparameter vom Menschen um den Lichtbedarf zu decken. Aufgrund der anwendungsorientierten Problemstellung liegt ein Querschnittsthema aus der Verkehrswissenschaft, Automatisierungstechnik, Kommunikationstechnik und Optik vor. Es wird eine Forschungshypothese vorangestellt. Sie dient als Leitfaden und stellt die wesentlichen Erkenntnisse vorweg. N2 - The topic “Energy-efficient lighting considering a distributed control and a redundant communication system” is relevant for smart city applications. Commonly at night, illumination systems require a huge amount of energy. Particularly in areas with a low frequency of pedestrians and automobiles, a large amount of power is wasted. The intention is to automate the lighting system using wireless communication. This work presents a new deterministic model to control street illumination, depending on traffic needs for improving energy efficiency. Potential savings, the required data rates and the robustness will be analysed. The light-on-demand system incorporates traffic velocity into the model and generates results that are more relevant to real time traffic needs, while ensuring safety and security. Rural regions have a high saving potential. The savings depend on the traffic volume, the traffic velocity and the dimming level. Over 70 % of energy can be saved, compared to continuous lighting with typical example parameters. A comparison with other publications demonstrates the highest savings up to 23 % of the developed model. Depending on traffic velocity, an optimal energy state is identified. The linear dependence on the dimming level is shown by a boundary value analysis at a low traffic density. The work provides a tool by which possible energy savings and real-time demands can be examined for street, parking or indoor areas. The required control system is verified by Simulink. In order to improve the robustness, the already existing light is examined as a redundant transmission medium. The communication performance is measured using an improved ceiling bounce channel model and a field measurement. The model is evaluated by a measurement and scaled up to an original dimension. In addition to optical communication, the brightness of neighbouring lamps is automatically measured. This allows a fault detection for improved maintenance or to use fail-safe modes. As a main result, the detector size for a redundant optical wireless communication is the key obstacle, however solar energy gains are increased by using larger apertures. More work is required to quantify the human input parameters. Due to the application, a cross section from the field of transport, automation, optics and communication technology is given. A research hypothesis is presented as a guideline and to show the main results. KW - Energieeffiziente Beleuchtung KW - Nutzerzentriertes Design KW - Echtzeit KW - Kabellose Kommunikation KW - Intelligente Straßenbeleuchtung KW - Energy efficient systems KW - User-centred design KW - Location-aware applications KW - Real-time wireless communication KW - Intelligent street lighting KW - Straßenbeleuchtung KW - Energieeffizienz KW - Smart City KW - Kommunikationssystem Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-45480 ER -