TY - THES A1 - Alsabbagh, Wael T1 - Investigating security issues in programmable logic controllers and related protocols T1 - Untersuchung von IT-Sicherheitsproblemen in Speicherprogrammierbaren Steuerungen und dazugehörigen Protokollen N2 - Programmable Logic Controllers (PLCs) are pivotal in Critical Infrastructures (CIs) and Industrial Control Systems (ICSs), governing processes in nuclear power plants, petrochemical factories, and water treatment systems. Despite their importance, PLCs are vulnerable to security threats, notably control logic injection attacks, aiming to sabotage physical processes. This thesis delves into PLC security, analyzing vulnerabilities in non-cryptographically and cryptographically protected PLCs, particularly Siemens S7-300 and S7-1500 models. Siemens, an automation market leader, utilizes S7-300 PLCs in millions of applications, reflecting the broader ICS security landscape. The S7-1500 line claims resistance to cyberattacks, including control logic injections. The thesis evaluates authentication in non-cryptographically protected PLCs, introducing a stealthy control logic injection attack scenario using an S7-300 PLC and S7Comm protocol. The second part explores integrity checks in cryptographically protected S7-1500 PLCs. Findings, encompassing disclosed vulnerabilities, lead to a severe control logic injection attack with a malicious interrupt block, conducted in an industrial setting using the S7-1500 and S7CommPlus protocol. The final segment focuses on Profinet protocol security and an injection attack scenario. The study demonstrates adversaries manipulating critical data without prior knowledge, causing harm to physical processes. A real-world attack on a Profinet-based system with two S7-300 PLCs is executed. The thesis concludes by proposing mitigation solutions, enhancing PLC and communication protocol security. This contribution elevates the security posture of millions of operating devices globally, advancing PLC security research. N2 - Die Speicherprogrammierbaren Steuerungen (SPSen) sind entscheidend für kritische Infrastrukturen (KIen) und Industrielle Kontrollsysteme (IKSen). Ihre Steuerlogik regelt Prozesse in Kernkraftwerken, petrochemischen Fabriken und Wasseraufbereitungsanlagen. Leider sind sie anfällig für bösartige Bedrohungen, insbesondere Control Logic Injection-Angriffe, die katastrophale Schäden verursachen können. Die Arbeit adressiert Sicherheitsprobleme und Schwachstellen in SPSen und ihren Protokollen, die solche Angriffe ermöglichen. Der Fokus liegt auf der Analyse der Sicherheit von nicht kryptografisch und kryptografisch geschützten SPSen, insbesondere auf den Schutzmechanismen der Steuerlogik. Siemens-Geräte, vor allem S7-300 und S7-1500, werden für Experimente genutzt, da Siemens Marktführer ist und fortschrittliche Sicherheitsmechanismen in der S7-1500 behauptet. Der erste Teil analysiert die Authentifizierung nicht kryptografisch geschützter SPSen, inklusive eines Stealth-Logikinjektionsangriffs mit einer S7-300 und S7Comm in realer Industrieumgebung. Im zweiten Teil wird der Integritätscheck kryptografisch geschützter SPSen (S7-1500) untersucht, inklusive eines schwerwiegenden Logikinjektionsangriffs mit S7-1500 und S7CommPlus. Der letzte Teil fokussiert auf die Profinet-Kommunikation zwischen SPSen und anderen Geräten. Ein Angriffsszenario zeigt, dass Angreifer ohne Vorkenntnisse kritische Daten manipulieren können. Ein Angriff auf ein Profinet-System mit zwei S7-300 SPSen veranschaulicht die Realität. Die Arbeit schließt mit Lösungsvorschlägen zur Erhöhung der Sicherheit von SPSen und deren Kommunikationsprotokollen. Diese Ergebnisse tragen signifikant zur Forschung im Bereich der SPS-Sicherheit bei und verbessern die Sicherheit von Millionen von Industriegeräten weltweit. KW - Programmable logic controllers KW - Control logic injection KW - Cyberattacks KW - Cybersecurity KW - False data injection KW - Speicherprogrammierbare Steuerungen KW - Control Logic Injection-Angriffe KW - Cyberangriffe KW - Cybersischerheit KW - False Data Injection-Angriffe KW - Kritische Infrastruktur KW - Kontrollsystem KW - Speicherprogrammierte Steuerung KW - SIMATIC S7-300 KW - SIMATIC S7-1500 KW - Computersicherheit KW - Cyberattacke Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-66114 ER - TY - THES A1 - Dyka, Zoya T1 - Analyse und Vorhersage des Flächen- und Energieverbrauches optimaler Hardware Polynom-Multiplizierer für GF(2ⁿ) für elliptische Kurven Kryptographie T1 - Analysis and prediction of area- and energy-consumption of optimized polynomial multipliers in hardware for arbitrary GF(2ⁿ) for elliptic curve cryptography N2 - Die Anwendung asymmetrischer Kryptosysteme, z.B. elliptische Kurven Kryptographie (ECC), erfordert große Rechenkapazität die normalerweise auf von mobilen Geräten bzw. drahtlosen Sensorknoten nicht zur Verfügung steht. Die Implementierung der ECC in Hardware reduziert den Zeit- und Energie-Aufwand. Die Optimierung der Hardware-Implementierungen dient nicht nur der weiteren Reduktion des Zeit- und Energieverbrauches sondern hilft darüber hinaus die Herstellungskosten zu verringern, so dass solche Lösungen auch für kostengünstige Geräte einsetzbar werden. Im Rahmen dieser Dissertation wurden Optimierungsmöglichkeiten für die Multiplikation der Polynome, die für EC-Operationen eingesetzt werden, untersucht. Ziel der Optimierungen war, dass die Multiplikation mit einer minimalen Anzahl von Additionen (also XOR-Gattern) und Multiplikationen (also AND-Gattern) durchgeführt werden kann. Im Rahmen dieser Arbeit wurde die iterative Bearbeitung von 10 Multiplikations-Methoden (MM) im Gegensatz zur üblichen rekursiven Bearbeitung untersucht. Dabei wurde eine Reihenfolge der Operationen für jede der untersuchten MM ermittelt, die zu einer reduzierten Anzahl von XOR-Operationen führt. Der Einsatz der optimierten Reihenfolge kann die Komplexität der MM wesentlich reduzieren. Zum Beispiel bei der generalisierten Karatsuba-MM [18] beträgt die Reduktion des XOR-Aufwandes durchschnittlich 39 % für Polynom-Längen bis 600 Bits. Für die IHP 0,13μ-Technologie entspricht diese Reduktion des XOR-Aufwandes einer durchschnittlichen Flächen-Reduktion der Polynom-Multiplizierer um 35 %. Bei der 4-Segment-Karatsuba-MM wird nicht nur der XOR-Aufwand, sondern auch die Signal-Verzögerung im Vergleich zur rekursiven Anwendung der originalen Karatsuba-MM reduziert. Außerdem wurde ein Algorithmus zur Bestimmung einer flächen- und/oder energieoptimalen Kombination der Multiplikations-Methoden entwickelt. Mit dem vorgeschlagenen Algorithmus wurden die flächen- und die energie-optimalen Kombinationen der MM für Polynom-Längen bis 600 Bits bestimmt. Alle ECC-relevanten Polynom-Längen liegen in diesem Bereich. Die durchschnittliche Reduktion der Flächen im Vergleich zu den rekonstruierten Daten aus [30] beträgt 12 %. Zusätzlich wurde ein energieoptimaler serieller Mehr-Takt-Multiplizierer für 233-Bits Polynome auf Basis Karatsuba-ähnlicher Multiplikations-Methoden entwickelt. Dieser Multiplizierer nutzt die Winograd-MM und basiert auf einen flächenoptimierten 78-Bits-Teil-Multiplizierer. Die theoretischen Ergebnisse wurden mit Hilfe von Synthesedaten für die IHP Technologie erfolgreich verifiziert. Der Energieverbrauch und die Ausführungszeit des Designs sind um 24 % bzw. 28 % kleiner als die des Vergleichsdesigns aus [28]. N2 - During recent years elliptic curve cryptography (ECC) has gained significant attention especially for devices with scarce resources such as wireless sensor nodes. Hardware implementations are considered to be the key enabler for using ECC on this class of devices. Out of the operations needed to execute ECC the polynomial multiplication is the one which is investigated most since it is one of the most complex field operations and executed very often. The majority of research papers focuses on reducing the number of partial- multiplications while neglecting the increased effort for additions of the partial products. This thesis investigates how the latter can be optimized. A reduction of additions can be achieved by using pre-defined processing sequences for summing up partial products. In this work a method to find the optimized processing sequence is presented. It is applied to 10 multiplication methods of polynomials over GF(2ⁿ). For example when applied to the generalized Karatsuba multiplication [18] the optimized processing sequence saves up to 39 per cent of XOR-gates in average for polynomials with a length up to 600 bits. In addition it is known that combining different multiplication methods reduced the total complexity of the multiplier. For example using the classical MM for calculation of small partial products in combination with other MMs can improve chip-parameters of the resulting multipliers. An optimal combination of several multiplication approaches for which the optimized processing sequence of XOR-operations is used reduces the area and energy consumption of the resulting multiplier significantly. This work presents an algorithm to determine the optimal combination of multiplication methods with pre-defined processing sequences for hardware implementation of an highly efficient polynomial multiplier in GF(2ⁿ). The combinations determined by this algorithm save in average 12 % of the chip-area for polynomials with a length up to 600 bits in comparison to data reconstructed from [30]. In addition the effect of the optimization techniques researched in this thesis was evaluated using the example of polynomial multiplier for 233 Bits long operands. The multiplier uses the Winograd-MM for segmentation of operands and executes partial multiplication using an optimized 78 bits partial multiplier. The theoretical results have been verified successfully by synthesizing this multiplier for the IHP 0.13 μm technology. In comparison to a synthesized version of the design given in [28] the optimized multiplier of this thesis reduces the energy consumption and execution time of the kP operation by 24 and 28 per cent, respectively. KW - Hardwareentwurf KW - Kryptologie KW - Elliptische Kurven Kryptographie KW - GF(2ⁿ) KW - Polynom-Multiplikation KW - Optimierung KW - Hardware Implementierung KW - Elliptic curve cryptography KW - GF(2ⁿ) KW - Polynomial multiplication KW - Optimization KW - Hardware implementation Y1 - 2013 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-27240 ER - TY - THES A1 - Brzozowski, Marcin T1 - Energy-efficient means to support short end-to-end delays in wireless sensor networks T1 - Energieeffiziente Unterstützung von kurzen Ende-zu-Ende-Latenzen in drahtlosen Sensornetzen N2 - This work addresses tough challenges of sensor network applications with Quality of Service requirements. That is, nodes must work with batteries for a long time, support short end-to-end delays and robust communication in multi-hop networks. It starts with presenting previous research efforts that address such challenges. For instance, many Medium Access Control (MAC) protocols keep nodes mostly sleeping to save energy and synchronize wake-up times for communication. Although such protocols offer short end-to-end delays, they still suffer from long idle listening and shortened lifetimes. The main reasons are the long time needed to detect an idle channel and inefficient ways of dealing with clock drift. This work introduces novel solutions to these problems, mainly at Layer 2 of the OSI model, that significantly reduce idle listening. First, nodes predict future drift and reduce the time needed to compensate clock uncertainty among neighbors. Second, they quickly detect an idle channel and power down the transceiver. In some scenarios, nodes work 30% longer owing to these solutions. To tackle problems with unreliable wireless links, sensor nodes may apply various solutions at Layer 2. For example, with Automatic Repeat reQuest (ARQ) protocol they send retries on frame losses, resulting in extra energy consumption. This work examines the impact of ARQ on the lifetime and on the reception rate. Several indoor and outdoor experiments showed that with only 1-2 retries nodes can handle many communication problems. Besides, owing to the idle-listening reduction, mentioned previously, ARQ shortens the lifetime by 10% only. Although this work addresses particular applications, the solutions presented here can be used in other scenarios and with different protocols. For instance, the energy-efficient drift compensation approach can be directly used in any schedule-based MAC protocols, like the one based on the IEEE 802.15.4 standard. Besides, any protocol can benefit from the solution to the idle-listening reduction based on the early detection of idle channel. Finally, owing to the analytical model that estimates the lifetime of nodes, researches and developers can early evaluate MAC protocols running on various hardware platforms. N2 - Diese Arbeit beschäftigt sich mit den Herausforderungen von Sensornetzanwendungen mit Quality-of-Service-Anforderungen. Die Sensorknoten in einer solchen Anwendung müssen über einen langen Zeitraum mit Batterien auskommen und gleichzeitig kurze Ende-zu-Ende-Verzögerungen und zuverlässigen Datenversand in einem Multi-Hop-Netzwerk unterstützen. Zunächst werden bisherige Forschungsarbeiten zu diesem Thema vorgestellt. Viele Medienzugriffsprotokolle (MAC) lassen die Knoten die meiste Zeit "schlafen", um Energie zu sparen, und synchronisieren die Wachzeiten, um Kommunikation zwischen den Knoten zu ermöglichen. Solche Protokolle unterstützen zwar kurze Ende-zu-Ende-Verzögerungen, jedoch wird aufgrund von sogenanntem Idle Listening (Abhören des Funkkanals und Warten auf Nachrichten) nur eine kurze Lebensdauer erreicht. Dies liegt zum einen daran, dass zuviel Zeit benötigt wird um festzustellen, dass das Medium inaktiv ist und zum anderen an ineffizienten Verfahren für die Kompensation der Uhrendrift. Diese Arbeit stellt neue Lösungen für diese Probleme vor, die das Idle Listening erheblich reduzieren und hauptsächlich auf der Schicht 2 des OSI-Modells implementiert werden. Erstens berechnen die Knoten die zukünftige Uhrendrift ihrer Nachbarn, wodurch Unsicherheiten bzgl. der Drift beseitigt werden. Zweitens wird die nötige Zeit für die Erkennung eines inaktiven Mediums und dem Abschalten des Transceivers verringert. Die Lebensdauer der Knoten kann damit um bis zu 30% gesteigert werden. Es gibt unterschiedliche Ansätze - implementiert in der OSI-Schicht 2 - um mit der Unzuverlässigkeit der drahtlosen Kommunikation umgehen. Bei Automatic Repeat reQuest (ARQ) z.B. werden Pakete bei Verlust noch einmal gesendet. Dies erhöht jedoch den Energieverbrauch. Die Auswirkungen von ARQ auf die Lebensdauer und die Empfangsrate wird daher in dieser Arbeit untersucht. Experimente haben gezeigt, dass schon ein bis zwei Wiederholungen ausreichen, um die meisten Kommunikationsprobleme zu beseitigen. Aufgrund der Verkürzung des Idle Listenings durch die oben genannten Lösungen verkürzt ARQ die Lebensdauer nur um 10%. Obwohl diese Arbeit nur bestimmte Anwendungen betrachtet, können die hier vorgestellten Lösungen auch in anderen Szenarieren und auf andere Protokolle angewandt werden. Zum Beispiel kann das energieeffiziente Verfahren zur Kompensation der Uhrendrift direkt in vielen MAC-Protokollen verwendet werden, z.B. im IEEE 802.15.4 MAC. Zudem kann jedes Protokoll von der Lösung für die schnelle Erkennung eines inaktiven Mediums und der daraus resultierenden Reduktion des Idle Listenings profitieren. Schließlich können Forscher und Entwickler das vorgestellte analytische Modell nutzen, um die Lebensdauer eines Sensornetzes beim Einsatz verschiedener MAC-Protokolle zu berechnen. KW - Rechnernetz KW - Drahtloses Sensorsystem KW - Verteiltes System KW - Kommunikationsprotokoll KW - Drahtlose Kommunikation KW - Sensornetze KW - Kurze Latenzen KW - Uhrendrift KW - Medienzugriff KW - Wireless communication KW - Sensor networks KW - Short delay KW - Clock drift KW - MAC Y1 - 2012 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-25299 ER - TY - THES A1 - Vogel, Elisabeth T1 - Analyse von EM-Kartographie als Mittel zur Bestimmung von Leakage-Quellen sowie des Effektes geeigneter Gegenmaßnahmen T1 - Analysis of EM-Cartography as a mean to find leakage sources and the effect of suitable countermeasures N2 - The Internet of Things (IoT) and Wireless Sensor Networks (WSNs) are essential for today's global information society, relying on small wireless devices for networking. When these devices' functionalities or data are manipulated, the potential damage is significant. Hence, securing data transmission between these devices using cryptography is crucial. However, the security of cryptographic algorithms depends on the secrecy of cryptographic keys, which can be vulnerable due to physical accessibility. Side-channel analysis attacks can exploit this vulnerability by using physical parameters associated with the operation of cryptographic chips, such as electromagnetic radiation during cryptographic operations. In response to this challenge, the Leakage Source Cartography Tool (LSC-Tool) was developed in this thesis to expedite the analysis of electromagnetic radiation in IHP's elliptic curve cryptography designs. The LSC-Tool enables automated evaluation of sets of electromagnetic traces, obtained from different measurement positions across a cryptographic chip. The analysis results in a leakage source map (LS-map) that displays the success of electromagnetic analysis attacks at each measurement point. This tool offers a cost-effective and rapid means to assess the resistance of cryptographic designs against attacks, providing designers with insights into the most vulnerable areas of the chip and information about leakage per clock cycle. By applying the LSC-Tool, the resistance of two IHP ECC designs against horizontal differential electromagnetic analysis attacks was tested across 25 measurement positions. The statistical analysis of traces can be conducted using three methods: the least squares method, the difference-of-means-test, or the difference-of-the-mean method. The generated LS-maps show that using different methods yields distinct leakage source indications. Combining these maps enhances the attack's success rate. Notably, during this research, it became evident that the LSC-Tool could be adapted to create LS-maps for the functional blocks of ECC designs, enabling the analysis of simulated power traces for IHP ECC designs. N2 - Das Internet der Dinge (IoT) und drahtlose Sensor-Netzwerke (WSNs) sind grundlegende Konzepte für die Vernetzung der heutigen globalen Informationsgesellschaft, die auf kleinen drahtlosen Geräten basiert. Wenn die Funktionalitäten oder Daten dieser Geräte manipuliert werden, kann der potenzielle Schaden erheblich sein. Daher ist die Sicherung der Datenübertragung zwischen diesen Geräten mithilfe von Kryptografie entscheidend. Die Sicherheit kryptografischer Algorithmen hängt jedoch von der Geheimhaltung der kryptografischen Schlüssel ab, die aufgrund der physischen Zugänglichkeit anfällig sein können. Side-Channel-Angriffe können diese Anfälligkeit ausnutzen, indem sie physikalische Parameter nutzen, die mit dem Betrieb kryptografischer Chips verbunden sind, wie z. B. die elektromagnetische Strahlung während kryptografischer Operationen.Als Antwort auf diese Herausforderung wurde in dieser Arbeit das "Leakage Source Cartography Tool" (LSC-Tool) entwickelt, um die Analyse der elektromagnetischen Strahlung in den elliptischen Kurvenkryptografie-Designs des IHP zu beschleunigen. Das LSC-Tool ermöglicht die automatisierte Auswertung von Sätzen von elektromagnetischen Traces, die aus verschiedenen Messpositionen über einen kryptografischen Chip gewonnen wurden. Die Analyse führt zu einer "Leakage Source Map" (LS-Map), die den Erfolg von elektromagnetischen Analyseangriffen an jeder Messposition darstellt. Dieses Tool bietet eine kostengünstige und schnelle Möglichkeit, die Widerstandsfähigkeit kryptografischer Designs gegen Angriffe zu bewerten, und bietet Designern Einblicke in die anfälligsten Bereiche des Chips sowie Informationen über den Leakage pro Taktzyklus.Durch den Einsatz des LSC-Tools wurde der Widerstand von zwei IHP ECC-Designs gegen horizontale differentielle elektromagnetische Analyseangriffe an 25 Messpositionen getestet. Die statistische Analyse von Traces kann mit drei Methoden durchgeführt werden: der Methode der kleinsten Quadrate, dem Difference-of-means-Test oder der Difference-of-the-mean-Methode. Die generierten LS-Maps zeigen, dass die Verwendung unterschiedlicher Methoden unterschiedliche Anzeichen für Leakagestellen liefert. Die Kombination dieser Karten erhöht die Erfolgsrate des Angriffs. Beachtenswert ist, dass im Laufe dieser Forschung klar wurde, dass das LSC-Tool angepasst werden kann, um LS-Maps für die funktionellen Blöcke von ECC-Designs zu erstellen und so die Analyse simulierter Power-Traces für das IHP ECC-Designs zu ermöglichen. KW - EM-Kartographie KW - Elliptische Kurven KW - Power Analysis Angriffe KW - Seitenkanalattacke KW - Fehleranalyse KW - Kryptosystem KW - Elektromagnetische Strahlung KW - Elliptische Kurve KW - Side-channel-analysis KW - Countermeasures KW - Power analysis Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-64545 ER - TY - THES A1 - Ilić, Aleksandar T1 - Strategies for increasing maximum throughput and reducing latency in tree-based WSNs T1 - Strategien zur Steigerung des Datendurchsatzes und zur Reduzierung der Latenz in drahtlosen Sensornetzwerken mit baumartiger Topologie N2 - This thesis deals with strategies for achieving high data throughput in wireless sensor networks that use a time division multiple access (TDMA) scheme to resolve medium access. The thesis uses a multi-sided approach that deals not only with the scheduling algorithm but also with the network layer and the interference model. The thesis proposes four solutions that significantly improve data throughput, fairness, and latency in the considered scenario. The thesis starts with an overview of state-of-the-art medium access control (MAC) protocols, emphasizing TDMA. Based on this overview, it is concluded that not much space for improvement is left in the field of schedule calculation algorithms; many such algorithms are proposed up to date, and they can achieve schedule lengths close to the theoretical minimum. However, the research also reveals a lack of in-detail evaluation and comparison of these algorithms; this makes choosing the most suitable algorithm for a particular application hard and performance estimation inaccurate. Therefore, an extensive evaluation of state-of-the-art TDMA protocols using simulations and over 200 randomly generated networks was performed to tackle this issue. The results allow choosing an appropriate algorithm and estimating performance for each specific application. Next, the problem of multiple packet transmissions during a single time slot is analyzed. State-of-the-art TDMA protocols assume that one packet can be transmitted in each slot and optimize the number of slots each node gets under this assumption. However, when nodes can transmit more than one packet, the performance of such a schedule is impaired. To solve this, the M-TreeMAC protocol is proposed; this protocol considers the actual number of packets transmitted in a time slot and optimizes the schedule accordingly. Furthermore, it is observed that the routing topology heavily impacts the schedule length created using this algorithm; an algorithm that optimizes the topology to result in the shortest schedule when M-TreeMAC is used is proposed, increasing benefits even further. Finally, the accuracy of the 2-hop interference model, commonly used by state-of-the-art TDMA scheduling algorithms, is studied and simulated using a realistic radio model based on measurement results. The results show high packet loss ratios for packets traveling a large number of hops to reach the sink. The adaptive interference model is proposed to improve the 2-hop interference model. The proposed model can increase throughput significantly in networks with a height of ten or more hops. N2 - Diese Promotion befasst sich mit Strategien zur Erzielung eines hohen Datendurchsatzes in drahtlosen Sensornetzwerken, die ein Zeitmultiplexverfahren (TDMA) verwenden, um den Medienzugriff zu regeln. Die Arbeit verwendet einen komplexen Ansatz, der sich nicht nur mit dem Scheduling-Algorithmus, sondern auch mit der Netzwerkschicht und dem Interferenzmodell befasst. Die Arbeit schlägt vier Lösungen vor, die den Datendurchsatz, die Fairness und die Latenz im betrachteten Szenario signifikant verbessern. Die Promotion beginnt mit einem Überblick über aktuelle MAC-Protokolle (Medium Access Control) mit Schwerpunkt auf TDMA. Basierend auf dieser Übersicht wird der Schluss gezogen, dass im Bereich der Berechnungen durch Schedule Algorithmen nicht viel Raum für Verbesserungen verbleibt. Viele solcher Algorithmen werden bis heute vorgeschlagen, und sie können Schedule-Längen nahe dem theoretischen Minimum erreichen. Die Forschung zeigt jedoch auch einen Mangel an detaillierter Bewertung und Vergleich dieser Algorithmen; dies macht die Auswahl des am besten geeigneten Algorithmus für eine bestimmte Anwendung schwierig und die Leistungsschätzung ungenau. Daher wurde eine umfassende Bewertung von TDMA-Protokollen nach dem Stand der Technik unter Verwendung von Simulationen und über 200 zufällig generierten Netzwerken durchgeführt, um dieses Problem anzugehen. Die Ergebnisse ermöglichen die Auswahl eines geeigneten Algorithmus und die Abschätzung der Leistung für jede spezifische Anwendung. Als nächstes wird das Problem mehrerer Paketübertragungen während eines einzelnen Zeitschlitzes analysiert. TDMA-Protokolle nach dem Stand der Technik gehen davon aus, dass in jedem Schlitz ein Paket übertragen werden kann, und optimieren die Anzahl von Schlitzen, die jeder Knoten unter dieser Annahme erhält. Wenn Knoten jedoch mehr als ein Paket übertragen können, wird die Leistung eines solchen Zeitplans beeinträchtigt. Um dies zu lösen, wird das M-TreeMAC-Protokoll vorgeschlagen. Dieses Protokoll berücksichtigt die tatsächliche Anzahl der in einem Zeitschlitz übertragenen Pakete und optimiert den Zeitplan entsprechend. Darüber hinaus wird beobachtet, dass die Routing-Topologie die mit diesem Algorithmus erstellte Zeitplanlänge stark beeinflusst. Ein Algorithmus, der die Topologie optimiert, um bei Verwendung von M-TreeMAC den kürzesten Zeitplan zu erzielen, wird vorgeschlagen. Schließlich wird die Genauigkeit des 2-Hop-Interferenzmodells untersucht und unter Verwendung eines realistischen Funkmodells basierend auf Messergebnissen simuliert. Die Ergebnisse zeigen hohe Paketverlustquoten für Pakete, die eine große Anzahl von Sprüngen durchlaufen, um die Senke zu erreichen. Das adaptive Interferenzmodell wird vorgeschlagen, um das 2-Hop-Interferenzmodell zu verbessern. Das vorgeschlagene Modell kann den Durchsatz in Netzwerken mit zehn oder mehr Hops erheblich steigern. KW - WSN KW - TDMA KW - Interference KW - Throughput optimization KW - Drahtlose Sensornetzwerke KW - Interferenz KW - Maximierung des Datendurchsatzes KW - Zeitmultiplexverfahren KW - Drahtloses Sensorsystem KW - Funkübertragung KW - TDMA KW - Energieeffizienz Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-64986 ER - TY - THES A1 - Alpirez Bock, Estuardo T1 - SCA resistent implementation of the Montgomery kP-algorithm N2 - Mathematically, cryptographic approaches are secure. This means that the time an attacker needs for finding the secret by brute forcing these approaches is about the time of the existence of our world. Practically, an algorithm implemented in hardware is a device that generates a lot of additional data during the calculation process. Its power consumption, electromagnetic radiation, etc. can be measured, saved and analysed for key extraction. Such attacks are called side channel analysis attacks and are significant threats when applying cryptographic algorithms. By considering these attacks when implementing a cryptographic algorithm, it is possible to design an implementation that is more resistant against them. The goal of this thesis was to design a methodology to securely implement the Montgomery kP-operation using an IHP implementation as a starting point. In addition, the area and energy consumption of the secure Montgomery kP-multiplier should still be highly efficient. The resistance against power analysis attacks of two different IHP ECC implementations was analysed in this thesis. A horizontal power analysis attack using the difference-of-means test was performed with the goal of finding potential leakage sources exploited in side channel analysis attacks, i.e. finding the reasons of a correct extraction of the cryptographic key. For both analysed ECC designs, four key candidates were extracted with a correctness of 90% or more. Through analysis of the implemented Montgomery kP-algorithm’s functionality and its power consumption, it was established that the algorithm’s operation execution flow was the main cause of the implementations’ vulnerability. Thus, a design methodology consisting in changing the Montgomery kP-algorithm operation flow was developed. As a result, the re-designed implementations do not deliver any correctly extracted key candidates whenever the difference-of-means test is performed on them. These re-designs implied an increase on the chip area by about 5% for each implementation. The execution time needed for performing a complete kP-operation was reduced for both designs. Thereby one implementation’s execution time was reduced by 12% in comparison to its original version and even though its power consumption was increased by 9%, its energy consumption per kP-operation was reduced by 4.5%. N2 - Standardisierte kryptographische Algorithmen sind aus mathematischer Sicht sicher. Dies bedeutet, dass ein Brute-Force-Angriff zur Bestimmung des geheimen Schlüssels einen Zeitaufwand von der Dauer der Existenz unserer Welt hat. In Hardware implementierte Algorithmen generieren aber während des Berechnungsvorganges eine große Menge zusätzlicher Daten. U.a. können der Energieverbrauch des Gerätes sowie seine elektromagnetische Strahlung gemessen, gespeichert und analysiert werden, um den privaten Schlüssel zu extrahieren. Solche Angriffe werden Seitenkanalangriffe genannt und sind erhebliche Bedrohungen für die Sicherheit kryptographischer Algorithmen. Die vorliegende Arbeit hatte das Ziel, eine Methodik zur Implementierung der Montgomery kP-Operation zu entwickeln, welche Resistenz gegen Seitenkanalangriffe lieferte. Dabei wurde eine IHP Implementierung als Ausgangspunkt benutzt. Zusätzlich sollten die Fläche und der Energieverbrauch der sicheren Montgomery kP-Multiplizierer hoch effizient sein. Im Rahmen dieser Masterarbeit wurde die Resistenz gegen Seitenkanalangriffe zweier unterschiedlicher IHP ECC Implementierungen analysiert. Ein Power-Analysis-Angriff wurde anhand des difference-of-means Testes (DoMT) durchgeführt, um mögliche Sicherheitslücken im Bezug auf Seitenkanalangriffe zu finden, d. h. um die Gründe einer erfolgreichen Schlüssel-Extrahierung festzustellen. Für beide Implementierungen wurden vier Schlüsselkandidaten mit einer Korrektheit von mindestens 90% extrahiert. Nach Analyse der Funktionalität des implementierten Montgomery kP-Algorithmus und seines Momentanleistungsverbrauchs wurde festgestellt, dass die Ausführungseihenfolge der Operationen des Algorithmus die Hauptursache des erfolgreichen Angriffes war. Hierauf aufbauend ist eine neue Methodik zur Implementierung des Montgomery kP-Algorithmus entwickelt worden. Diese Methodik basiert auf einer neuen Ausführungsreihenfolge der einzelnen Operationen im Algorithmus. Nach diesen Änderungen konnten mit dem DoMT keine Schlüssel mehr erfolgreich extrahiert werden. Die Änderungen verursachten eine Erhöhung der Implementierungsflächen um ca. 5%. Die Ausführungszeit einer kompletten kP-Operation ist für beide Implementierungen reduziert worden. Dabei wurde die Ausführungszeit z. B. einer Implementierung im Vergleich zur originalen Version um 12% reduziert und obwohl ihre durchschnittliche Leistung um 9% erhöht wurde, ist ihr Energieverbrauch pro kP-Operation um 4,5% reduziert worden. KW - Side channel analysis KW - Elliptic curve cryptography KW - Power analysis KW - Difference-of-means test KW - Elliptic curve point multiplication KW - Elliptische Kurve KW - Kryptologie Y1 - 2015 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-36288 ER - TY - THES A1 - Sojka-Piotrowska, Anna T1 - On the applicability of short key asymmetric cryptography in low power wireless sensor networks T1 - Über die Anwendbarkeit asymmetrischer Kryptographie mit kurzen Schlüsseln in drahtlosen Sensornetzwerken N2 - The growing popularity of Wireless Sensor Networks (WSN) makes the spectrum of their applications very wide. A great number of the application areas like health monitoring or military applications require a high level of security and dependability from the wireless sensor network. Solving these issues can be supported by providing cryptographic solutions into WSN applications. Since the WSNs mainly consist of low power devices, cryptographic solutions ideal for WSNs should provide computationally lightweight security mechanisms producing small data packets and ensuring confidentiality. Cryptographic mechanisms that have both these features are considered in this thesis, which main objective is the analysis of the applicability of the short key elliptic curve cryptography in WSN environments. Reduced key lengths require modification of the standard ECC security algorithms to provide authentication and also a novel solution for a cryptographic secure pseudo-random number generator. The proposed solution is based on the standard ECC, but it differs in several aspects. The main difference is that the parameters of the used elliptic curve have to be kept secret. This is due to the fact that solving the Discreet Logarithm Problem (DLP) for such short parameters can be done in short time. Additionally, using shorter parameters for the underlying elliptic curves excludes also the use of standard hash functions, what mainly influences the mechanisms for generating the digital signature. Hash functions require large input values and produce relatively large output data that is inapplicable in the shortECC environment. Thus, within this thesis a modified version of standard Elliptic Curves Digital Signature Algorithm is proposed, which does not require any hash function. The shortECC needs pseudo-random numbers in the encryption and the digital signature protocols, but since it operates on numbers that are significantly shorter than the ones used by other cryptographic approaches, pseudo-random number generators for standard approaches are not suitable for shortECC. Thus, the new pseudo-random number generator not involving any additional hardware besides the modules available on the used test platform and operating on 32-bit long integers, is proposed. The randomness of the numbers generated by the proposed algorithm and their applicability for cryptographic purposes was evaluated using the NIST test suites. The shortECC approach was also subjected to cryptanalysis in order to proof its security and determine the circumstances and constraints for its application. N2 - Die große Popularität drahtloser Sensornetzwerke ist vor allem auf deren großes Anwendungsspektrum zurückzuführen. Viele Anwendungsbereiche wie die Telemedizin zur Patientenüberwachung oder auch Anwendungen für das Militär haben jedoch sehr hohe Anforderungen an die Sicherheit und Zuverlässigkeit solcher drahtlosen Netzwerke. Kryptographische Verfahren können helfen diese Anforderungen zu erfüllen. Drahtlose Sensornetzwerke bestehen allerdings oft aus energielimitierten Geräten. Entsprechend sind kryptographische Verfahren gefordert, die den Anforderungen an eine hohe Sicherheit und Zuverlässigkeit bei niedrigem Energieverbrauch genügen, d.h. leichtgewichtige kryptografische Operationen sowie die Übertragung kleiner Datenmengen. Der Fokus dieser wissenschaftlichen Arbeit liegt auf der Untersuchung von Ansätzen, die beiden Eigenschaften erfüllen. Hauptziel dabei ist die Analyse der Anwendbarkeit kryptografischer Verfahren in drahtlosen Sensornetzwerken, die auf elliptischen Kurven mit kurzen Schlüsseln basieren (shortECC).Verkürzte Schlüssellängen erfordern dabei Modifikationen der Standardalgorithmen für Kryptografie mit Elliptischen Kurven (Elliptic Curve Cryprography – ECC), um Authentifikation zu gewährleisten sowie auch eine neue Lösung für den kryptografischen Pseudozufallszahlengenerator bereitzustellen. Die vorgeschlagene Lösung (shortECC) basiert auf dem Standard ECC, unterscheidet sich aber in einigen wesentlichen Aspekten: Der Hauptunterschied liegt in der Geheimhaltung verschiedener Parameter, die im Standard ECC in der öffentlichen Domäne vorkommen. Das ist vor allem dadurch begründet, dass die Lösung des diskreten mit solchen kurzen Schlüsseln für den Standard ECC sehr einfach wäre. Zudem schließt für die vorgesehene Schlüssellänge von 32-bit beziehungsweise 64-bit die Verwendung der Standard Hash-Funktionen aus. Hash-Funktionen nehmen große Daten als Eingang und produzieren Werte, die für den Einsatz in der shortECC Umgebung zu groß sind. Dies beeinflusst hauptsächlich die Algorithmen für die Generierung von Digitalen Signaturen. Im Rahmen dieser Arbeit wurde ein Algorithmus vorgestellt und evaluiert, der keine Hash-Funktion erfordert. Bei den shortECC Algorithmen werden Zufallszahlen für die Verschlüsselung und das Generieren einer Digitalen Signatur benutzt. Da aber die Standardansätze von kryptografischen Zufallszahlgeneratoren für die kurzen Zahlen nicht immer geeignet sind, wurde eine neue und sehr effiziente Lösung für einen sicheren Pseudozufallszahlengenerator vorgestellt und evaluiert. Der vorgeschlagene Generator verwendet keine zusätzliche Hardwaremodule, kann aber verschiedene Hardwaremodule zum Initialisieren nutzen. Die Qualität der generierten Zufallszahlen für kryptografische Zwecke wurde mit der NIST Test Suite mit einem sehr positiven Ergebnis evaluiert. Der vorgeschlagene shortECC-Ansatz wurde auch mit kryptoanalytischen Methoden untersucht, um die angebotene Sicherheit aber auch die Schwachpunkte und Umstände, in welchen diese entstehen, zu ermitteln. KW - ECC KW - Sensor Networks KW - PRNG KW - Lightweight cryptography KW - Elliptische Kurven KW - Drahtlose Sensornetze KW - Zufallszahl Generator KW - Drahtloses Sensorsystem KW - Zufallsgenerator Y1 - 2016 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-39453 ER - TY - THES A1 - Stecklina, Oliver T1 - A secure isolation of software activities in Tiny Scale Systems T1 - Eine sichere Trennung von Software-Aktivitäten auf ressourcen-beschränkten Systemen N2 - With the introduction of the Internet at the end of the last century the modern society was fundamentally changed. Computer systems became an element of nearly all parts of our daily live. Due to the interconnection of these systems local borders are mostly vanished, so that information is accessible and exchangeable anywhere and at anytime. But this increased connectivity causes that physical fences are no longer an adequate protection for computer systems. Whereas the security of commodity computer systems was improved continuously and similarly with their increased connectivity, deeply embedded systems were then and now mostly protected by physical fences. But the ubiquitous availability of embedded systems in personal and commercial environments makes these systems likewise accessible and moves them strongly into the focus of security investigations. Deeply embedded systems are usually equipped with tiny scale micro controllers, which are limited in their available resources and do not feature secure mechanisms to isolate system resources. Hence, a single error in a local software component is not limited to the component itself, instead the complete system may be influenced. The lack of resource isolation makes tiny scale systems prone for accidental errors but in particular vulnerable for a broad variety of malicious software. For a safe and secure operation of computer systems it is strongly recommended that software components are isolated in such a manner that they have access only to those resources, which are assigned to them. Even though a substantial number of approaches in the context of embedded system’s safety were investigated during the last fifteen years, security was mostly neglected. This thesis is focused on security aspects where malicious software wittingly tries to bypass available protection mechanisms. The thesis introduces a security platform for tiny scale systems that enforces an isolation of software components considering security aspects. Due to the limited resources of tiny scale systems the proposed solution is based on a co-design process that takes the static and predefined nature of deeply embedded systems into account and includes hardware, compile-time, and run-time partitions to reduce the number of additional run-time components, to avoid performance drawbacks, and to minimize the memory as well as the components footprint overhead. To prove the applicability of the presented platform it was applied and evaluated with two real applications. In addition, an investigation of technologies of commodity computer systems that are suitable to build secure systems is presented. The thesis analyzes their enforcement based on the features provided by the introduced security platform. The contributions of this thesis include an enforcement of a security isolation of system resources on tiny scale systems and enable the development of a broad variety of secure tiny scale system applications. N2 - Mit der Einführung des Internets am Ende des letzten Jahrhunderts hat sich in der heutigen Gesellschaft ein nachhaltiger Wandel vollzogen. Computer-Systeme wurden Bestandteil in nahezu allen Bereichen unseres täglichen Lebens. Durch die zunehmende Vernetzung der Systeme sind räumliche Grenzen weitgehend verschwunden, so dass die Informationen überall und jederzeit verfügbar sind bzw. verändert werden können. Diese erhöhte Konnektivität bedingt jedoch, dass der Schutz der Computer-Systeme durch physische Maßnahmen nicht mehr gewährleistet werden kann. Während die Sicherheit von alltäglichen Computer-Systemen kontinuierlich und in nahezu gleicher Weise zu ihrer gestiegenen Konnektivität verbessert wurde, sind tief eingebettete Systeme damals wie heute meist durch physikalische Maßnahmen geschützt. Die allgegenwärtige Verfügbarkeit von eingebetteten Systemen in persönlichen als auch in kommerziellen Umgebungen macht diese Systeme jedoch in gleicher Weise für jedermann zugänglich und macht sie damit zu einem zentralen Bestandteil der aktuellen Sicherheitsforschung. Tief eingebettete Systeme sind in der Regel mit kleinen Mikrocontrollern ausgestattet, die über begrenzte Ressourcen verfügen und keine sicheren Mechanismen zur Trennung von Systemressourcen bereitstellen. Hierdurch ist ein einzelner Fehler in einer lokalen Softwarekomponente nicht auf diese Komponente beschränkt, sondern beeinträchtigt nicht selten das gesamte System. Diese Schwäche macht eingebettete Systeme anfällig für zufällige Fehler, aber auch insbesondere anfällig für eine Vielzahl von bösartiger Software. Für einen stabilen und sicheren Betrieb von Computer-Systemen ist es zwingend erforderlich, dass Software-Komponenten in einer Art und Weise isoliert werden, dass sie nur Zugriff auf jene Ressourcen haben, die ihnen zugeordnet wurden. Wenngleich in den letzten fünfzehn Jahren eine beträchtliche Anzahl von Ansätzen zur Erhöhung der funktionalen Sicherheit in tief eingebetteten Systemen untersucht wurde, wurde die Sicherheit gegenüber Angriffen Dritter weitestgehend vernachlässigt. Die hier vorliegende Arbeit konzentriert sich auf Sicherheitsaspekte zur Abwehr von bösartiger Software, die wissentlich versucht verfügbare Schutzmechanismen zu umgehen. Die Arbeit stellt eine Sicherheitsplattform für kleine tief eingebettete Systeme bereit, die eine Trennung von Softwarekomponenten unter Berücksichtigung von Sicherheitsaspekten erzwingt. Aufgrund der begrenzten Ressourcen dieser Systeme basiert die vorgeschlagene Lösung auf einem Co-Design-Prozess, der den statischen und vordefinierten Charakter von tief eingebetteten Systemen berücksichtigt. Der Prozess beinhaltet Hardware-, Compile-Zeit- und Laufzeit-Komponenten um die Zahl der zur Laufzeit notwendigen Komponenten möglichst gering zu halten. Hierdurch sollen nachteilige Einflüsse auf die Laufzeit, den Speicherplatzbedarf sowie die Größe von Hardware-Komponenten minimiert werden. Um die Verwendbarkeit der präsentierten Plattform nachzuweisen, wurden zwei reale Anwendungen auf diese portiert. Zusätzlich wurden etablierte Technologien zum Bau von sicheren Systemen hinsichtlich ihrer Verwendbarkeit auf tief eingebetteten Systemen analysiert. Hierzu wurde deren Umsetzbarkeit unter Nutzung der durch die Sicherheitsplattform bereitgestellten Sicherheitsfunktionen untersucht. Der wesentliche Beitrag dieser Arbeit beinhaltet die Bereitstellung einer sicheren Trennung von Systemressourcen auf kleinen, tief eingebetteten Systemen, so dass eine Entwicklung einer Vielzahl von sicheren Systemanwendungen auf diesen Systemen möglich wird. KW - Security KW - Embedded systems KW - Memory protection KW - Hardware software co-design KW - Role-based access control KW - Eingebettete Systeme KW - Sicherheit KW - Speicherschutz KW - Rollen-basierte Zugriffskontrolle KW - Hardware-Software Co-Design KW - Eingebettetes System KW - Speicherzugriff KW - Zuverlässigkeit Y1 - 2016 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-40362 ER - TY - THES A1 - Kwarteng, Ferdinand Prempeh T1 - Security requirements and mechanisms for real-time serverless computing : a focus on Function-as-a-Service (FaaS) T1 - Sicherheitsanforderungen und -mechanismen für Echtzeit-Serverless-Computing : ein Schwerpunkt auf Function-as-a-Service (FaaS) N2 - Serverless computing, particularly its Function-as-a-Service (FaaS) offering, has emerged as a prominent cloud computing model empowering developers to craft event-driven applications by deploying custom application logic in an ephemeral runtime environment. This model abstracts away the underlying infrastructure complexities and management overhead, offering key benefits such as Pay-As-You-Go (PAYG) billing and automated scalability. Although Real-Time (RT) extensions to FaaS (RT-FaaS) have been proposed for realizing the functional requirements of industrial automation virtualization use cases, these architectures introduce distinct security challenges that generic security mechanisms cannot fully address. As a result, RT-FaaS platforms remain vulnerable to both internal and external threats and a variety of exploitation vectors that can compromise the Confidentiality, Integrity and Availability (CIA) security properties of such a platform. The aim of this thesis is to assess the core security requirements of a RT-FaaS platform by evaluating potential vulnerabilities and risks within this environment. We further propose specifically tailored mitigation mechanisms based on the extended Berkeley Packet Filter (eBPF) and cryptographic digital signatures for a RT-FaaS platform with a WebAssembly (WASM) runtime to enhance its resilience without imposing prohibitive performance overheads. Key areas of focus for this work include RT-FaaS runtime isolation, continuous security enforcement and data protection. We evaluated the proposed security mitigation mechanisms on the platform accounting for both effectiveness and performance. By doing so, we discuss the trade-offs between the stringent security requirements and maintaining predictable, low-latency execution essential for industrial automation use cases. While we observed some considerable jitter and latency overheads on the secure RT-FaaS platform, these did not significantly impact the functional performance of the platform. Hence adopting serverless computing for RT industrial automation use cases is feasible while ensuring robust function, system and network security. N2 - Serverless Computing, insbesondere das Function-as-a-Service (FaaS)-Angebot, hat sich zu einem führenden Cloud-Computing-Modell entwickelt, das Entwicklern die Möglichkeit gibt, ereignisgesteuerte Anwendungen zu erstellen, indem sie benutzerdefinierte Anwendungslogik in einer kurzlebigen Laufzeitumgebung bereitstellen. Dieses Modell abstrahiert die Komplexität der zugrunde liegenden Infrastruktur und den Verwaltungsaufwand und bietet wichtige Vorteile wie Pay-As-You-Go (PAYG)-Abrechnung und automatisierte Skalierbarkeit. Obwohl Echtzeit-Erweiterungen (RT) für FaaS (RT-FaaS) vorgeschlagen wurden, um die funktionalen Anforderungen von Anwendungsfällen der industriellen Automatisierungsvirtualisierung zu realisieren, bringen diese Architekturen besondere Sicherheitsherausforderungen mit sich, die mit generischen Sicherheitsmechanismen nicht vollständig bewältigt werden können. Infolgedessen bleiben RT-FaaS-Plattformen anfällig für interne und externe Bedrohungen sowie für eine Vielzahl von Angriffsvektoren, die die Sicherheitsmerkmale einer solchen Plattform in Bezug auf Vertraulichkeit, Integrität und Verfügbarkeit (CIA) gefährden können. Das Ziel dieser Arbeit ist es, die zentralen Sicherheitsanforderungen einer RT-FaaS-Plattform zu bewerten, indem potenzielle Schwachstellen und Risiken innerhalb dieser Umgebung evaluiert werden. Darüber hinaus schlagen wir speziell zugeschnittene Schutzmechanismen vor, die auf dem erweiterten Berkeley Packet Filter (eBPF) und kryptografischen digitalen Signaturen für eine RT-FaaS-Plattform mit einer WebAssembly (WASM)-Laufzeitumgebung basieren, um deren Widerstandsfähigkeit zu verbessern, ohne dabei eine unzumutbare Leistungsbelastung zu verursachen. Zu den Schwerpunkten dieser Arbeit gehören die Isolierung der RT-FaaS-Laufzeitumgebung, die kontinuierliche Durchsetzung von Sicherheitsmaßnahmen und der Datenschutz. Wir haben die vorgeschlagenen Sicherheitsmechanismen auf der Plattform unter Berücksichtigung ihrer Wirksamkeit und Leistung bewertet. Dabei diskutieren wir die Kompromisse zwischen den strengen Sicherheitsanforderungen und der Aufrechterhaltung einer vorhersehbaren Ausführung mit geringer Latenz, die für Anwendungsfälle in der industriellen Automatisierung unerlässlich ist. Zwar haben wir auf der sicheren RT-FaaS-Plattform einen erheblichen Jitter und Latenz-Overhead festgestellt, dieser hatte jedoch keine wesentlichen Auswirkungen auf die funktionale Leistung der Plattform. Daher ist der Einsatz von Serverless Computing für industrielle Automatisierungsanwendungen mit Echtzeitanforderungen möglich, während gleichzeitig eine robuste Funktions-, System- und Netzwerksicherheit gewährleistet ist. KW - Serverless computing KW - Real-time Function-as-a-Service KW - Industrial automation KW - Security mechanisms KW - WebAssembly runtime KW - Serverloses Computing KW - Echtzeit-Funktion-als-Dienstleistung KW - Industrielle Automatisierung KW - Sicherheitsmechanismen KW - WebAssembly-Laufzeitumgebung KW - Serverless Computing KW - Function as a Service KW - Sicherheit KW - Datenschutz Y1 - 2025 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-71645 ER - TY - THES A1 - Maaser, Michael T1 - Design and realization of privacy guaranteeing means for context-sensitive systems T1 - Design und Realisierung privatsphärenschützender Mittel für kontextsensitive Systeme N2 - Privacy issues are becoming more and more important, especially since the cyber and the real world are converging up to certain extent when using mobile devices. Means that really protect privacy are still missing. The problem is, as soon as a user provides data to a service provider the user looses control over her/his data. The simple solution is not to provide any data but then many useful services, e.g., navigation applications, cannot be used. The dissertation addresses two aspects of privacy protection. The first aspect regards not producing private information if possible. Such unnecessary information are traces of access controlled service uses. Hence, one approach in this dissertation enables k-anonymous authorization for services uses. It equips the users of the system with trusted pseudonymous certificates reflecting their respective authorizations. Analogous to anonymous e-cash, the certificates are issued by a trusted authority with knowledge of the actual authorizations of an identified user. The certificates can be verified by any service supported by the trusted authority but without knowledge of the user’s identity. Not even the issuing authority is able to reveal the users identity from the pseudonym of a certificate. Hence, service usage cannot be tracked, neither by the service nor by the authority. This protects the privacy of service usage behavior of users. The second aspect of privacy protection is to remain in control over private data released to others. Temporary release of private data is essential to context-sensitive services, which rely on these context data to provide or improve added value. Therefore, the dissertation designs a Privacy Guaranteeing Execution Container (PGEC), which enables applications to access private user data and guarantees that the user data is deleted as soon as the service or application is finished. Basically, the concept is that the application obtains access to the user data in a specially protected and certified environment, the PGEC. The PGEC also restricts the communication between the application and the service provider to what is explicitly allowed by the service user. In addition to those means, the PGEC also implements countermeasures against malicious attacks such as modified host systems and covert channel attacks, which might be misusing CPU load to signal data out of the PGEC. Thus, the PGEC guarantees a “one time use” of the provided private data. N2 - Privatsphären- und Datenschutzfragen gewinnen immer mehr an Bedeutung. Vor allem seit die Cyber- und die reale Welt durch die Verwendung mobiler Geräte zu einem gewissen Grad konvergieren. Mittel, die tatsächlich die Privatsphäre schützen, fehlen noch immer. Das Problem ist: Sobald ein Benutzer seine Daten an einen Diensteanbieter übermittelt, verliert er die Kontrolle über seine Daten. Die einfachste Lösung wäre es, überhaupt keine Daten zu übermitteln. Dann können jedoch viele nützliche Dienste, z. B. Navigations-Anwendungen, nicht verwendet werden. Diese Dissertation adressiert zwei Aspekte des Privatsphärenschutzes. Der erste Aspekt betrifft die Nicht-Erzeugung privater Informationen wenn möglich. Solche unnötigen Informationen sind Nutzungsspuren an zugriffsbeschränkten Diensten. Deshalb ermöglicht ein Ansatz dieser Dissertation eine k-anonyme Zugangsberechtigung. Er stattet die Benutzer des Systems mit vertrauenswürdigen pseudonymisierten Zertifikaten aus, welche die entsprechende Autorisierung reflektieren. Analog zu anonymen e-Cash-Ansätzen werden die Zertifikate von einer vertrauenswürdigen Autorität mit Kenntnis über die tatsächlichen Berechtigungen identifizierter Nutzer ausgestellt. Die Zertifikate können von jedem Dienst mit Unterstützung der Autorität verifiziert werden, ohne die Identität des Benutzers zu kennen. Nicht einmal die ausstellende Autorität ist in der Lage, die Identität des Benutzers aus dem Pseudonym des Zertifikates zu ermitteln. Daher kann die Servicenutzung nicht nachverfolgt werden, weder durch den Dienst noch durch die Autorität. Dieses schützt die Privatsphäre des Dienstnutzungsverhaltens der Nutzer. Der zweite Aspekt des Privatsphärenschutzes ist, die Kontrolle über ausgegebene private Daten zu behalten. Die vorübergehende Herausgabe privater Daten ist unerlässlich für kontextsensitive Dienste, die auf solche Kontextdaten angewiesen sind, um den Mehrwert des Dienstes anzubieten oder zu erhöhen. Dazu wird in dieser Dissertation ein Privatsphären garantierender Ausführungscontainer (PGEC) entworfen, der Anwendungen den Zugriff auf private Nutzerdaten ermöglicht, dabei aber garantiert, dass die Nutzerdaten gelöscht werden, sobald der Dienst oder die Anwendung beendet ist. Im Grunde ist das Konzept, dass die Anwendung den Zugriff nur innerhalb einer speziell geschützten und zertifizierten Umgebung, dem PGEC, erhält. Der PGEC beschränkt außerdem die Kommunikation zwischen der Anwendung und dem Dienstanbieter auf das Maß, welches explizit durch den Dienstnutzer festgelegt wird. Zusätzlich zu diesen Mitteln wendet der PGEC Gegenmaßnahmen an gegen böswillige Angriffe, wie modifizierte Hostsysteme und Angriffe über verdeckte Kanäle, die zum Beispiel die CPU-Last missbrauchen könnten, um Daten aus dem PGEC herauszuschleusen. Damit garantiert der PGEC eine “Einmalnutzung” der herausgegebenen privaten Daten. KW - Digital Rights Management KW - Datenschutzfreundliche Techniken KW - Anonymität KW - DRM KW - Dateneinmalnutzung KW - Privacy enhancing techniques KW - Anonymity KW - DRM KW - One-time-use of data Y1 - 2010 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-19596 SN - 978-3-8322-9448-9 ER - TY - THES A1 - Vater, Frank T1 - Secure Scan Chain and Debug Interface T1 - Sichere Scan Chain und Debugschnittstelle N2 - Cryptographic operations are more and more popular because unencrypted information is a security leakage in many application areas. Possible ways to get the secret key is the misuse of test and debug facilities. These interfaces allow a reading and writing access to all internals of the ASIC. Typically they are not protected against a misuse by a third party. In this thesis a new countermeasure against side channel attacks on scan chain and debug interfaces is proposed. The countermeasure for the scan chain interface, as well as the one for the debug interface, use the same approach, but every interface has its own security component. The approach designed and investigated in this thesis is based on a key matching method, which is resistant against reverse engineering. It is necessary from the user side, to test and debug the device, to write the secret key in an OTP. The “golden” key is embedded in specially designed units, which are used to compare the golden key with one provided in the OTP. After testing or the debugging, the key in the OTP is deleted. Even if this key is known to an attacker, it is not possible to rewrite the value into the OTP. The unit which contains golden key and compare logic is made of digital standard cells. The cells are not modified, but the wiring has a novelty. Small isolation elements from the analog circuit design are used to implement a “0” or a “1” as value for the golden key. The security feature is the resistance against optical reverse engineering because both types of the golden key and compare unit have the same footprint. Finally 128 of these units compose the 128 bit golden key. The scan chain solution is suitable for any IP core, independent of whether it is a standalone cryptographic component, a microcontroller or a very complex system on a chip. For the scan chain test the test pattern generated by the scan pattern generator can be used without any modification. The only requirement is that before the test, the secret key has to be written into the device, and after the test, the secret key has to be deleted. For a debug interface the same problem exists as for the scan chain interface. An access to the device is an open door for an attacker. As the debug interface is used in different development stages the approach is to implement several OTP lines - one per development stage for example. Additionally a mechanism for different access levels is offered. Depending of the access level different address spaces are unlocked. As shown in this thesis, the solutions for a secure scan and debug interface are easy to integrate into an existing design, while area, timing and power is not influenced significantly. The scan or debug process have to be changed only slightly and the test coverage is not affected and defect analysis is possible. To summarize in this thesis a novel and innovative approach to protect scan and debug interfaces against side channel attacks was designed and evaluated. N2 - Kryptografische Verfahren werden zunehmend eingesetzt, da unverschlüsselte Informationen in vielen Anwendungsbereichen ein Sicherheitsrisiko darstellen. Damit ein Dritter diese verschlüsselten Daten mitlesen oder gar manipulieren kann, muss er im Besitz des privaten Schlüssels sein. Diesen bekommt er entweder per Brute-force-Angriff oder versucht diesen mittels Seitenkanalangriff aus dem Gerät zu extrahieren. Ein möglicher Ansatz den geheimen Schlüssel zu erhalten, ist der Missbrauch von Test- und Debugschnittstellen. Diese Schnittstellen bieten einen lesenden und schreibenden Zugang zu allen internen Speichern eines ASICs und sind in der Regel uneingeschränkt, d.h. auch durch unbefugte Dritte, nutzbar. Somit können auch Schlüssel für kryptografische Verfahren darüber ausgelesen werden. In dieser Arbeit wird eine neuartige Gegenmaßnahme gegen Seitenkanalangriffe auf Test- und Debugschnittstellen vorgestellt. Der Ansatz basiert auf einem identischen Schlüsselpaar. Um den Chip zu testen und zu debuggen muss des Nutzer den geheimen Schlüssel in einen OTP Speicher schreiben. Dieser wird mit dem goldenen Schlüssel verglichen, welcher im Gerät in speziell entworfenen Einheiten gespeichert ist. Sind beide identisch, wird der Zugriff auf die Schnittstelle gewährt. Nach dem Abschluss von Test oder Debug, wird der Schlüssel im OTP gelöscht. Selbst wenn einem Angreifer nun dieser geheime Schlüssel bekannt sein sollte, ist es nicht möglich diesen nochmals in den OTP zu schreiben. Die Einheiten, welche den goldenen Schlüssel und die Vergleichslogik enthalten, sind mit Hilfe von digitalen Standardzellen konstruiert worden unter Verwendung einer besonders ausgeführten Verdrahtung. Dazu wurden kleine Isolationselemente aus der analogen Schaltungstechnik eingefügt. Mit diesen wird bestimmt, ob die Einheit eine 0 oder 1 enthält. Da beide Einheiten gleich aussehen, ist ein Reverse Engineering mit optischen Mitteln nicht möglich. Insgesamt werden 128 dieser Einheiten in einen Chip eingebaut, so dass der geheime Schlüssel 128 Bit lang ist. Der Schutzmechanismus kann gleichermaßen für das Scan Chain Interface als auch für die Debugschnittstelle benutzt werden. Jedoch hat jede Schnittstelle eine eigene Schutzeinheit. Die Scan Chain eines jeden Designs und IP Cores kann geschützt werden. Die dafür notwendige zusätzliche Fläche ist klein, die Taktfrequenz und die Leistungsaufnahme werden nicht nachhaltig beeinflusst. Die Debugschnittstelle eines Microcontrollers wird in verschiedenen Entwicklungsphasen genutzt. Dazu hat der OTP mehrere Einträge, so dass der Schlüssel mehrmals gesetzt werden und die Debugschnittstelle aktiviert und deaktiviert werden kann. Darüber hinaus gibt es einen adressbasierten Mechanismus für die Steuerung von Zugriffsrechten. Zusammengefasst wird in dieser Arbeit ein neuer und innovativer Ansatz zum Absichern der Test- und Debugschnittstelle vor Seitenkanalangriffen vorgestellt und evaluiert. KW - Scan chain KW - Debug interface KW - Secure KW - Testschnittstelle KW - Debugschnittstelle KW - Sicher KW - Kryptoanalyse KW - Schnittstelle KW - Chiffrierung Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-42932 ER - TY - THES A1 - Kabin, Ievgen T1 - Horizontal address-bit SCA attacks against ECC and appropriate countermeasures T1 - Horizontale Adress-Bit Seitenkanalangriffe gegen ECC und geeignete Gegenmaßnahmen N2 - In this work we investigated the resistance of different kP implementations based on the Montgomery ladder against horizontal, i.e. single trace, attacks. Applying statistical methods for the analysis we were able to reveal the secret value k completely. The reason causing the success of our attacks is the key-dependent addressing of the registers and other design blocks, which is an inherent feature of binary kP algorithms. This dependency was successfully exploited in the past by Itoh et al. analyzing many hundreds of kP traces, i.e. this attack is a vertical address-bit differential power analysis attack against Montgomery ladder. The vulnerability of the Montgomery ladder against horizontal address-bit attacks was detected and demonstrated during our investigations. We were able to reveal the scalar k exploiting the address-bit vulnerability in single trace attacks using not only statistical methods, but also Fourier transform, selected clustering methods as well as one of the simplest methods – the automatized simple SCA. We performed successful horizontal address-bit SCA attacks against both types of ECs, i.e. against highly regular Montgomery ladder and against a binary kP algorithm implementing atomic patterns. The success of our attacks shows that the regularity and atomicity principles are not effective against horizontal address-bit attacks. As a means for reducing the attack success, we investigated the hiding ability of the field multiplier which is usually the largest block of kP designs. We implemented our field multiplier for ECs over prime fields corresponding to the 4-segment Karatsuba multiplication formula that reduces the execution time and the energy consumption for a kP operation by about 40 % in comparison to multipliers exploiting the classical multiplication formula. However, the energy consumption per clock remained in our multiplier without significant changes, i.e. the protective hiding properties of the multiplier as a noise source were not decreased. Another advantage of our field multiplier is its inherent resistance to horizontal collision attacks, in contrast to multipliers based on the classic multiplication formula. Additionally, we proposed regular scheduling for the block addressing as an effective strategy for reducing the success of horizontal address-bit attacks. Combining this approach with the hiding features of the field multipliers can increase the resistance of the kP designs for both types of ECs against a broad spectrum of SCA attacks. The mentioned analysis methods can be successfully applied for determining SCA leakage sources in the early design phase. N2 - In dieser Arbeit haben wir die Resistenz verschiedener, auf der Montgomery-Ladder-basierenden, kP-Implementierungen gegen Single-Trace-Angriffe untersucht. Single-Trace-Angriffe sind auch als horizontale Angriffe bekannt. Mittels statistischer Analyse wurde der Wert des Skalars k in unseren Angriffen erfolgreich extrahiert. Die Ursache des Erfolges unserer Angriffe ist die schlüsselabhängige Adressierung der Register und Designblöcke, die ein inhärenter Teil der binären kP-Algorithmen ist. Diese Abhängigkeit wurde in der Vergangenheit von Itoh et al. erfolgreich verwendet, um den geheimen Skalar k mittels differenzieller Analyse mehrerer Traces zu extrahieren. Dieser Angriff ist als vertikale Adress-Bit Differential Power Analyse gegen die Montgomery-Ladder bekannt. Die Vulnerabilität des Montgomery-Ladders im Hinblick auf horizontale Adress-Bit Seitenkanalangriffe wurde im Rahmen unserer Untersuchungen entdeckt und demonstriert. Wir haben für das Extrahieren des Skalars k nicht nur statistischen Analyse-Methoden, sondern auch die Fourier-Transformation, ausgewählte Clustering-Methoden sowie simple Seitenkanalangriffe erfolgreich verwendet. Die horizontalen Adress-Bit Angriffe wurden erfolgreich gegen beide Arten der elliptischen Kurven durchgeführt. Angegriffen wurde nicht nur die hochreguläre Montgomery Ladder für die ECs über GF(2n), sondern auch ein atomic pattern kP-Algorithmus für die ECs über GF(p). Der Erfolg der durchgeführten Angriffe demonstriert, dass die regularity und atomicity Prinzipien als alleinige Gegenmaßnahmen gegen horizontale Angriffe nicht wirksam sind. Als eine weitere Schutzmaßnahme wurde in dieser Arbeit die Aktivität des Feldmultiplizierers vorgeschlagen und untersucht. Der Feldmultiplizierer ist der größte Block in kP-Designs, und kann somit als eine interne Rauschquelle genutzt werden, um die Aktivität anderer Designblöcke zu verbergen. Wir haben den Feldmultiplizierer für ECs über Primkörper nach der 4-Segment-Karatsuba-Multiplikationsformel implementiert. Das reduziert die Ausführungszeit und – dementsprechend auch – den Energieverbrauch für eine kP-Operation um etwa 40 % im Vergleich zur klassischen Multiplikationsformel. Der Energieverbrauch pro Takt bleibt aber ohne wesentliche Änderungen, d.h. die Schutzeigenschaften des Multiplizierers als Rauschquelle wurden nicht beeinträchtigt. Ein weiterer Vorteil unseres Multiplizierers ist seine inhärente Resistenz gegen horizontale Korrelationsangriffe, im Gegensatz zu den Multiplieren auf Basis der klassischen Multiplikationsformel. Außerdem wurde hier eine regelmäßige Adressierung der Designblöcke als effektive Strategie zur Reduzierung des Erfolgs horizontaler Adress-Bit Angriffe vorgeschlagen, implementiert und untersucht. Die Kombination der regelmäßigen Adressierung mit den Hiding-Eigenschaften des Feldmultiplizierers kann die Resistenz der in Hardware implementierten kP-Designs gegen ein breites Spektrum von Seitenkanalangriffen signifikant erhöhen. KW - Elliptic curve cryptography KW - Hardware implementation KW - Side-channel analysis KW - Horizontal attacks KW - Countermeasures KW - Elliptische Kurven-Kryptographie KW - Hardware Implementierung KW - Seitenkanalanalyse KW - Horizontale Angriffe KW - Gegenmaßnahmen KW - Seitenkanalattacke KW - Fehleranalyse KW - Differentielle Kryptoanalyse KW - Kryptosystem KW - Implementierung Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-63973 ER - TY - THES A1 - Sobhani, Mona T1 - Investigating the potential of a hybrid quantum-classical approach for prime factorization T1 - Untersuchung des Potentials eines hybriden Quantum-Klassischen Ansatzes für die Primfaktorzerlegung N2 - The RSA algorithm is a fundamental component of secure communication, relying on the computational complexity of factoring large integers into primes. However, Shor’s algorithm proposes that quantum computers could theoretically find these prime factors with exponential speedup, even for large integers. Despite this potential, current quantum computers are not yet capable of breaking RSA. Today’s Noisy Intermediate-Scale Quantum (NISQ) devices, which are accessible for experimentation through IBM’s cloud-based platform, enable researchers to test algorithms and investigate the potential quantum advantage given the existing capabilities of quantum computers. This thesis explores a hybrid quantum-classical approach that uses quantum computing for the computationally expensive parts of the problem and a classical optimizer. This study employed IBM’s quantum simulator and real quantum computer to evaluate the effectiveness of the approach. The quantum simulator successfully factorized the number 1048561, while the real quantum computer factorized the number 253. N2 - Der RSA-Algorithmus ist ein grundlegender Bestandteil der sicheren Kommunikation, da er sich auf die Komplexität der Faktorisierung großer ganzer Zahlen in Primzahlen stützt. Der Algorithmus von Shor schlägt jedoch vor, dass Quantencomputer diese Primfaktoren theoretisch mit exponentieller Beschleunigung finden könnten, selbst für große ganze Zahlen. Trotz dieses Potenzials sind aktuelle Quantencomputer noch nicht in der Lage, RSA zu knacken. Die heutigen Noisy Intermediate-Scale Quantum (NISQ)-Geräte, die über die Cloud-basierte Plattform von IBM für Experimente zugänglich sind, ermöglichen es Forschern, Algorithmen zu testen und den potenziellen Quantenvorteil angesichts der vorhandenen Fähigkeiten von Quantencomputern zu untersuchen. In dieser Arbeit wird ein hybrider quantenklassischer Ansatz untersucht, der Quantencomputer für die rechenintensiven Teile des Problems und einen klassischen Optimierer verwendet. In dieser Studie wurden der Quantensimulator von IBM und ein echter Quantencomputer eingesetzt, um die Wirksamkeit des Ansatzes zu bewerten. Der Quantensimulator faktorisierte erfolgreich die Zahl 1048561, während der reale Quantencomputer die Zahl 253 faktorisierte. KW - Quantum computing KW - Hybrid quantum-classical approach KW - Prime factorization KW - RSA KW - Variational Quantum Eigensolver KW - Quantencomputing KW - Primenfaktorisierung KW - Hybrider quantum-klassischer Ansatz KW - RSA-Verschlüsselung KW - Primzahlzerlegung KW - Quantencomputer KW - Simulation Y1 - 2024 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-68144 ER - TY - THES A1 - Ortmann, Steffen T1 - Definition and configuration of reliable event detection for application in wireless sensor networks T1 - Definition und Konfiguration zuverlässiger Ereigniserkennung zur Anwendung in drahtlosen Sensornetzen N2 - Ubiquitous systems based on wireless sensor networks will amazingly increase our quality of life. These systems are to be deployed in large areas with high density where hundreds or thousands of nodes are used. Certainly that demands to use low cost devices with limited resources, which in turn are prone to faulty behaviour. This work introduces a novel concept for wireless sensor network configuration considering fault tolerance, energy efficiency and convenience as primary goals while being tailored to user needs. It allows to ignore low-level details like node resources, network structures, node availability etc. and enables the programmer to work on a high abstraction level, namely the event itself including event related constraints. The definition of events characterising real world phenomena is of prominent use in sensor networks. The presented concept autonomously configures and monitors events, even if it requires to organise collaboration between nodes to deliver the results. The contribution of this work is threefold. An intuitive XML-based ESL simplifies event configuration to a level that is even suitable for non-professionals. It features hardware independent description elements to define complex phenomena and enhances these by tailor-made voting schemes and application constraints. Based on that, a novel, fully decentralised mechanism to autonomously set up distributed event detection called EDT and a cost efficient means to maintain such EDT, are presented. EDTs can be efficiently constructed on every device by using a tiny generating finite state machine requiring eight states only. It enables every node to self-divide event queries according to its own resources and self-adapt to the tasks assigned. Simultaneously, the EDT provides the interface for efficient collaboration using a lease-based publish/subscribe approach. The simulations clearly show that this concept works well and the applied collaboration scheme outperforms even idealised acknowledgement-based approaches. On top of the EDT, a means is developed that enhances the reliability of detection beyond the scope of Boolean event decision. It examines behavioural trends in sensor readings to indicate the significance of actual measurements in relation to the configured event. Measured data is investigated in detail to finally attach a significance indicator "is" to each event. This automatically generated indicator shall support users or overlaying systems in decision-making. In the example scenario based on data of real test cases, the "is" indicates a flaming fire 88 seconds and a smouldering fire 48 seconds before the threshold-based method triggers the alarm. N2 - Drahtlose Sensornetze stellen eine Informationstechnologie dar, deren ubiquitäre Verwendung unsere zukünftige Lebensweise entscheidend beeinflussen und verbessern kann. Der massenhafte Einsatz solcher Systeme bedingt strengste Einschränkungen in Kosten und Ressourcen und führt damit zu einer verringerten Zuverlässigkeit der einzelnen Sensorknoten und des gesamten Sensornetzes. Diese Arbeit führt ein neuartiges Konzept zur Konfiguration von drahtlosen Sensornetzen ein. Die Schwerpunkte liegen dabei auf Fehlertoleranz und Energieeffizienz unter besonderer Berücksichtigung von Verbraucherfreundlichkeit und Komplexität. Es erlaubt dem Nutzer auf einem hohen Abstraktionsniveau zu arbeiten, ohne niedrigstufige Details wie Sensor-Ressourcen, Netzwerkstrukturen, Verfügbarkeit der Knoten usw. beachten zu müssen. Die Beschreibung physikalischer Phänomene als Events findet breite Anwendung bei der Programmierung von Sensornetzen. Das vorgestellte Konzept konfiguriert und beobachtet einmalig definierte Events vollautomatisch, auch wenn dazu kooperative Beziehungen zwischen verschiedenen Sensorknoten notwendig sind. Die Arbeit besteht aus 3 Hauptteilen. Eine intuitive auf XML basierende Sprache zur Definition von Events vereinfacht die Konfiguration der Sensornetze auf ein Niveau, das auch für konventionelle Nutzer angemessen ist. Es besitzt hardware-unabhängige Elemente zur Definition von komplexen Phänomenen (Events) und erweitert diese durch maßgeschneiderte Verfahren zum Mehrheitsentscheid (Voting) und verfeinerte Ausführungsbedingungen. Darauf aufbauend wird ein neuartiger, komplett dezentraler Mechanismus zur autonomen verteilten Event Erkennung, genannt Event Entscheidungsbaum (EDT), vorgestellt. EDTs werden auf sehr effiziente Weise auch auf kleinsten Geräten durch einen generierenden endlichen Automaten mit lediglich acht Zuständen erstellt und verwaltet. Der EDT ermöglicht es jedem Sensorknoten, sich auf Grundlage seiner verfügbaren Ressourcen die übermittelten Aufgaben selbstständig einzuteilen und zu konfigurieren. Gleichzeitig bildet er die Schnittstelle für effiziente Zusammenarbeit zwischen mehreren Knoten mittels eines Lease-basierten Publish/Subscribe Verfahrens. Die Aufwandsschätzungen und Simulationen zeigen deutlich, dass dieses Verfahren sehr effizient arbeitet und sogar idealisierte auf Bestätigungen (Acknowledgements) basierende Verfahren deklassiert. Zusätzlich wurde ein Verfahren entwickelt und getestet, das die Zuverlässigkeit in der Erkennung von Events über die üblichen, auf Schwellwerten basierenden, Methoden hinaus steigern kann. Es untersucht den Trend vergangener Messwerte um die Relevanz aktueller Messwerte in Relation zum Event zu ermitteln. Daraus ergibt sich ein Indikator für die Signifikanz des Messwerts ("is"). Dieser automatisch generierbare Indikator soll Nutzer oder höherrangige Systeme bei Entscheidungen und weiteren Aktionen unterstützen. In der vorgestellten Beispielanwendung, die auf Daten aus realen Testläufen basiert, indiziert "is" ein flammendes Feuer 88 Sekunden und einen Schwelbrand 48 Sekunden vor den auf Schwellwerten basierten Methoden, die erst entsprechend später einen Alarm auslösen. KW - Drahtloses Sensorsystem KW - Zuverlässigkeit KW - Zuverlässigkeit KW - Ereigniserkennung KW - Verbraucherfreundlichkeit KW - Drahtlose Sensornetze KW - Reliability KW - Event detection KW - Usability KW - Wireless Sensor Networks Y1 - 2010 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-19602 SN - 978-3-8322-9445-8 ER - TY - THES A1 - Wittke, Christian T1 - Untersuchung der Auswirkung von Layout Varianten von Beschleunigern für kryptographische Operationen auf Seitenkanäle T1 - Investigation of the effects of layout variants on side channels of accelerators for cryptographic operations N2 - Die zunehmende Digitalisierung unserer Gesellschaft erfordert fortwährenden Schutz von kritischen Informationen mittels kryptographischer Systeme. Algorithmisch sind diese Systeme kaum anzugreifen. Allerdings ermöglichen sogenannte Seitenkanalattacken die Extraktion von geheimen Daten. Eine Art Seitenkanalattacken mit großem Angriffspotential ist die lokalisierte elektromagnetische Analyse. Bei diesem Verfahren werden durch Messung und Analyse der elektromagnetischen Abstrahlung von Teilen der Schaltung Rückschlüsse auf interne Zustände getroffen und dadurch geheime Informationen wie private Schlüssel extrahiert. Der aktuelle Stand der Forschung im Bereich lokalisierter EMA zeigt sowohl erfolgreiche Angriffe als auch Gegenmaßnahmen auf. Jedoch werden in den veröffentlichten Arbeiten keine detaillierten Untersuchungen hinsichtlich der genauen Umsetzung des Layouts der FPGA Implementierungen untersucht, welches die Ursache für den lokalisierten Leakage bildet. Stattdessen werden die Ursachen auf der algorithmischen Ebene des verwendeten kryptographischen Verfahrens betrachtet und ebenfalls eine algorithmische Gegenmaßnahme vorgeschlagen. In dieser Arbeit wird der Einfluss des Layouts von FPGA und ASIC Implementierungen auf lokalisierte EMA Angriffe untersucht. Dabei spielt insbesondere die Platzierung der Register eine wichtige Rolle. Die Untersuchungen in dieser Arbeit werden genutzt, um weiterführende Maßnahmen zum Schutz von kryptographischen Implementierungen planen zu können. Die Untersuchungsergebnisse zeigen, dass sowohl das Design selbst als auch die Implementierung als FPGA oder ASIC einen großen Einfluss auf die Angreifbarkeit der Implementierung durch eine lokalisierte EMA haben. So kann die FPGA Implementierung des betrachteten ECC Designs ebenfalls für diese Art von Angriffen verwundbar sein. Aufgrund ihrer Implementierung ist dieser ECC-Beschleuniger insgesamt weniger anfällig als ein Vergleichsdesign aus dem Stand der Forschung. Dennoch konnten potentielle Schwachstellen identifiziert werden, welche die Grundlage für die Planung und Umsetzung von Gegenmaßnahmen darstellen. Bei einer FPGA Implementierung des ECC Beschleunigers ist hauptsächlich die Lage der Flip-Flops im Layout die Ursache für die Anfälligkeit. Dem kann durch eine gleichmäßige Verteilung der Register zusammen mit permanent aktiver Logik entgegengewirkt werden, da die EM Abstrahlung der Logik die der Register überdeckt. Im Gegensatz dazu konnte bei der ASIC Implementierung keine Aussage über den Einfluss von Platzierungsvarianten getroffen werden, da die Einflüsse nicht messbar waren. Allerdings konnte die Verdrahtung auf der obersten Metallschicht als Leakagequelle bestimmt werden. Als Gegenmaßnahme dazu wird vorgeschlagen, durch Constraints die Ausgangssignale von Registern eines kryptographischen Chips nicht bis in die oberste Schicht zu routen. N2 - The increasing digitalization of our society requires continuous protection of critical information by means of cryptographic systems. However, so-called side channel attacks enable the extraction of secret data. An example of such a side-channel attack is the localized electromagnetic analysis. With this method, the electromagnetic radiation of a circuit is measured and analyzed in order to determine internal states and by this extracting secret information such as private keys. The current state-of-the-art in the area of localized EMA includes both successful attacks and countermeasures. However, up to now the layout of FPGA implementation of cryptographic ICs haven’t been investigated. Instead, the cause is considered at algorithmic level of the cryptographic method and results in algorithmic countermeasures. This thesis addresses the influence of the layout of FPGA and ASIC implementations on localized EMA attacks. In particular, the placement of the cells within the layout is evaluated. Based on this, further measures to protect cryptographic implementations are derived. For this purpose, an integrated circuit for accelerating elliptic curve cryptography (ECC) operations is used for applying localized EMA attacks and compared with the state-of-the-art. In order to investigate the influences of the layout to localized EMA, simulations and measurements of basic circuit components have been carried out and analyzed as a first step. Furthermore, various implementations of the ECC design using an FPGA and, for the first time in comparison to the current state of research, also as an ASIC implementation have been created to investigate the influences of different layout approaches to localized EMA attacks. The results of the investigation show that both the design itself and the implementation as an FPGA or ASIC have a major impact on the vulnerability of the implementation. Although, the considered ECC accelerator is less vulnerable than a comparative design from the state of the art, it is shown how the critical information is extracted using localized EMA. Afterwards, potential weak points have been identified, which represent the basis for planning and implementing countermeasures. In the case of an FPGA implementation of the ECC accelerator, the main cause of the vulnerability is mainly the placement of the flip-flops in the layout. This can be counteracted by mixing these registers together with permanently active logic, since the EM radiation of the logic covers that of the registers. In contrast to that, the placement of cells seem to not have influences on the possibility of EMA in ASIC implementations, since the evaluation of the EM measurements showed no differences. However, the wiring on the top metal layer could be identified as a source of leakage. As a countermeasure, the routing of output signals from registers on the top layer is proposed. KW - Seitenkanalanalyse KW - ECC KW - EMA KW - Layout KW - Elektromagnetische Analyse KW - Elliptic Curve Cryptography KW - Localized EMA KW - Decapsulation KW - FPGA KW - ASIC KW - Seitenkanalattacke KW - Field programmable gate array KW - Layout Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-57171 ER - TY - THES A1 - Peter, Steffen T1 - Tool-supported development of secure wireless sensor networks T1 - Werkzeugunterstützte Entwicklung von sicheren drahtlosen Sensornetzwerken N2 - The development of secure systems is already a very challenging task. In the domain of wireless sensor networks this challenge is even aggravated by severe constraints of the sensor node devices and the exposed character of the networks. To cope with this issue, this thesis proposes a tool-supported development flow named configKIT, that helps users to integrate secured applications in the domain of Wireless Sensor Networks. It is a component-based framework that selects and composes configurations of hardware and software components for WSN applications from high-level user requirements, automatically. Therefore, the composition process utilizes a flexible meta-model to describe properties of the components, the requirements, and the system semantics, which allows the assessment of the behavior of the composed system. Based on this modeling technology five practical security models are investigated, which base on different technical views on a general security ontology for WSNs. Each model is discussed theoretically and practically, based on a practical integration in the configKIT framework. The configuration toolkit and the security models are finally evaluated by applying the techniques developed to the non-trivial example of secure in-network aggregation. The evaluation shows that all five practical security models developed in this thesis work correctly and with reasonable model overhead. These results promote the notion of a practically applicable toolkit to configure secure applications in WSNs. N2 - Die Entwicklung sicherer Systeme ist eine sehr anspruchsvolle Aufgabe. Im Bereich der drahtlosen Sensornetze wird diese durch die eingeschränkten Ressourcen noch erschwert. Hier setzt diese Arbeit an, die einen werkzeugunterstützten und modellbasierten Entwurfsprozess vorstellt. Dieser ermöglicht es, ausgehend von fertigen Komponenten automatisch Anwendungen zu generieren, die den Anforderungen der Anwendung bzw. des Anwendungsentwicklers genügen. Insbesondere unterstützt dieser Ansatz eine ganzheitliche Betrachtung und Bewertung von Sicherheitsaspekten. Für die Einschätzung der Erfüllung der Anforderungen können dabei flexibel austauschbare Modelle zur Bewertung verschiedenster funktionaler und nicht-funktionaler Aspekte instanziiert werden. Für den Aspekt Sicherheit werden in der Arbeit mehrere konkrete Bewertungsmodelle basierend auf unterschiedlichen Sichten auf ein generelles Sicherheitsmodell für drahtlose Sensornetze hergeleitet sowie deren Modellierungs- und Anwendungseigenschaften diskutiert. Am praktischen Beispiel der sicheren In-Netzwerk-Aggregation wird abschließend die Qualität und Aussagekraft sowie der notwendige Modellierungsaufwand für jeden dieser Ansätze bewertet. Diese Evaluierung unter Verwendung der in dieser Arbeit implementierten Werkzeuge demonstriert nicht nur die generelle Zweckmäßigkeit des werkzeugunterstützten Ansatzes sondern auch, dass bereits relativ einfach zu implementierende qualitative Sicherheitsmodelle eine gute Repräsentation der Sicherheitsproblematik bieten und somit zukünftig helfen können die Sicherheit in drahtlosen Sensornetzen zu erhöhen. KW - Drahtloses Sensorsystem KW - Drahtlose Sensor Netzwerke KW - Sicherheit KW - Konfiguration KW - Wireless Sensor Networks KW - Security KW - Configuration Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-24671 ER - TY - THES A1 - Piotrowski, Krzysztof T1 - Assessment of the feasibility of distributed shared memory and data consistency for wireless sensor networks T1 - Die Abschätzung der Machbarkeit von verteilten gemeinsamen Speicher und Datenkonsistenz für Drahtlose Sensornetzwerke N2 - Wireless sensor networks (WSNs) are built of cheap, resource constraint devices, capable to collect process and communicate data. WSN applications depend on the data they collect. In other words, the applications require the data to be available, even if some WSN nodes fail. The challenge is that nodes are prone to fail and todays WSNs do not provide highly reliable data storage. Thus, the quality of the service provided by the system, regarding the data handling, is one of the most important factors. Data replication increases the availability of the data and thus, the robustness and quality of the data storage. But the existence of several copies of data items in the WSN induces the data consistency to become of high importance in order to ensure proper behavior of the application. This work investigates the feasibility of data consistency models used in distributed shared memory in WSNs to provide more powerful distributed systems with reliable data exchange. As a starting point WSNs and consistency approaches are introduced. Based on those basics, the mechanisms needed to allow for data consistency are discussed as a theoretical framework for the prototypical implementation of a data consistency providing middleware, which was implemented as part of this work. The middleware adapts the mechanisms known from original memory consistency approaches to be usable in the sensor network area and proposes own, low cost mechanisms, as well. The latter are at least partially based on the idea that within the shared memory of WSNs information is the major concern and that by that the replica update rates can be tailored to the application. In order to allow for ease of use of the middleware the replication schemes and consistency mechanisms can be defined by the application engineer as a policy. The latter is transformed and injected into the middleware code by a pre-compiler, so that the application engineer no longer needs to implement replication and consistency mechanisms herself. The most appropriate memory consistency models are implemented and evaluated using the framework proposed in this thesis. N2 - Drahtlose Sensornetze (wireless sensor networks, WSN) bestehen aus kostengünstigen, ressourcenbeschränkten Sensorknoten, die zum Sammeln, Verarbeiten und Kommunizieren von Daten geeignet sind. Die Anwendungen drahtloser Sensornetze hängen stark von den zu sammelnden Daten ab. D.h. die Daten müssen im Falle eines möglichen Ausfalls eines einzelnen Sensorknotens trotzdem zur Verfügung stehen. Die Schwierigkeit besteht darin, dass die Knoten fehleranfällig sind und heutige WSN keinen hochverlässigen Datenspeicher zur Verfügung stellen. Somit ist die vom System bereitgestellte Servicequalität bezüglich der Datenbearbeitung einer der wichtigsten Faktoren. Die Replikation der Daten erhöht die Datenverfügbarkeit und damit die Robustheit und Qualität der Datenspeicherung. In WSN existieren mehrere Kopien einzelner Daten, die dazu führen, dass die Konsistenz der Daten von enormer Wichtigkeit ist, um das gewünschte Verhalten der Applikation zu gewährleisten. Diese Arbeit untersucht die Machbarkeit von Modellen bezüglich Datenkonsistenz, welche in verteiltem gemeinsamen Speicher in drahtlosen Sensornetzen verwendet werden, um leistungsstärkere verteilte Systeme mit einem zuverlässigen Datenaustausch bereitzustellen. Zu Beginn werden der Begriff drahtlose Sensornetze und die verschiedenen Konsistenzansätze vorgestellt. Basierend auf diesen Grundlagen werden die Mechanismen, welche zur Datenkonsistenz benötigt werden, vorgestellt und diskutiert. Diese Diskussion dient als theoretischer Rahmen zur prototypischen Implementierung von Datenkonsistenz, die Middleware zur Verfügung stellt. Die Middleware wurde als Teil dieser Arbeit implementiert. Die Middleware adaptiert Mechanismen, bekannt aus den Ansätzen zur Speicherkonsistenz, um sie im Sensornetzbereich nutzbar zu machen und schlägt zusätzlich eigene kostengünstige Mechanismen vor. Letztere basieren zumindest teilweise auf der Idee, dass innerhalb des gemeinsamen Speichers von WSN Nachrichten der Hauptbezugspunkt sind. Die Aktualisierungsraten der replizierten Daten können auf die Anwendung zugeschnitten werden. Um Nutzerfreundlichkeit der Middleware zu erreichen, können die Replikationsschemata und Konsistenzmechanismen vom Anwendungsentwickler als Policy definiert werden. Letzteres wird transformiert und durch einen Pre-Kompiler in den Code der Middleware eingefügt, so dass der Anwendungsentwickler nicht länger Replikations- und Konsistenzmechanismen selbst implementieren muss. Die geeignetsten Speicherkonsistenzmodelle werden unter Nutzung des in dieser Arbeit vorgestellten Frameworks implementiert und evaluiert. KW - Verteiltes System KW - Drahtloses Sensorsystem KW - Verteilter gemeinsamer Speicher KW - Drahtlose Sensornetze KW - Datenkonsistenz KW - Distributed shared memory KW - Wireless sensor networks KW - Data consistency Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-23718 ER - TY - THES A1 - Lehniger, Kai T1 - Stack buffer overflow attacks and countermeasures with register windows on the example of Xtensa LX T1 - Stapel-Pufferüberlauf-Angriffe und -Gegenmaßnahmen mit Registerfenstern am Beispiel von Xtensa LX N2 - Stack buffer overflows are vulnerabilities that occur due to missing bounds checks when writing data into local buffers. These vulnerabilities have been exploited for decades and persist until today due to the usage of popular programming languages like C and C++, which allow arrays to be accessed without any checks. Over the years a wide variety of countermeasures was introduces, ranging from static analysis to various forms of runtime checks. Register windows are a hardware architecture feature that was developed for Reduced Instruction Set Computer (RISC) architectures to reduce the overhead for function calls and returns due to the necessary load and store instructions. With register windows, a processor is equipped with a large number of registers, but only a part, the register window, is visible to the program. With a function call, the register window moves to a new set of registers for the function to use. When the function returns, the register window moves back. The physical register set is used like a ring buffer and if it overflows, an exception interrupts the program execution to save the content of the overflown registers to the stack. Underflow exceptions on the other hand are responsible to restore the content when the control flow returns to a function that had its registers overflown. With return addresses, stack pointers, and function arguments being held in registers, often being targeted by stack buffer overflow attacks, the register window mechanism has a direct influence on these attacks and their countermeasures. This thesis investigates these influences using the Xtensa Lx architecture as an example, as it is used in the popular ESP32 microcontroller. In a first part, window overflows and underflows are used to craft stack buffer overflow based attacks, with a focus being Return-Oriented Programming (ROP). A second part investigates selected countermeasures, including canaries, XOR cookies, shadow stacks, and encryption. Here the focus is how these countermeasures can or need to be adjusted in order to be used with register windows or how register windows can be used to improve performance or security. A following chapter addresses specific aspects of the implementation of said countermeasures. All countermeasure implementations have been evaluated using Bristol/Embecosm Embedded Benchmark Suite (BEEBS), a collection of 80 benchmarks for embedded devices, to show their performance for a wide variety of use-cases. The presented results show the potential of register windows to implement very performant countermeasures against stack buffer overflow attacks. N2 - Stack Pufferüberläufe sind Schwachstellen die entstehen, wenn lokale Puffer beschrieben werden, ohne deren Größe zu überprüfen. Diese Schwachstellen werden seit Jahrzehnten ausgenutzt und sind durch die Nutzung von populären Sprachen wie C und C++ bis heute anzutreffen. Diese Sprachen erlauben die Nutzung von Arrays ohne jegliche Checks. Über die Jahre wurden verschiedene Gegenmaßnahmen entwickelt, angefangen von statischen Analysen von Programmen bis hin zu verschiedensten Formen von Überprüfungen zur Laufzeit. Registerfenster sind ein Hardware-Feature welches dafür entwickelt wurde die Kosten von Funktionsaufrufen und -rücksprüngen zu reduzieren, die durch die benötigten Speicher- und Ladeinstruktionen verursacht werden. Bei der Verwendung von Registerfenstern besitzt ein Prozessor eine sehr große Anzahl von physikalischen Registern, wobei jedoch immer nur ein kleiner Teil davon für das Programm sichtbar ist. Dieser Teil wird das Registerfenster genannt. Mit einem Funktionsaufruf verschiebt sich das Registerfenster zu einem neuen Satz von Registern, der von der neuen Funktion frei genutzt werden kann. Bei einem Rücksprung bewegt sich auch das Registerfenster zurück. Der physikalische Registersatz wird wie ein Ringpuffer genutzt. Falls er überläuft sorgt eine Überlauf-Ausnahme für eine Programmunterbrechung und der Inhalt der betroffenen Register wird im Stack abgelegt. Dementsprechend sorgen Unterlauf-Ausnahmen dafür, dass die Registerinhalte wieder zurück geladen werden, sobald das Programm zu einer Funktion zurückkehrt, deren Register von einem solchen Überlauf betroffen waren. Dadurch dass Daten wie Rücksprungadressen, Stackzeiger und Funktionsparameter in Registern gehalten werden, welche oftmals durch Stack Pufferüberlauf basierte Angriffe überschrieben werden, hat der Registerfenster-Mechanismus einen großen Einfluss auf diese Art von Angriffen und deren Gegenmaßnahmen. Diese Arbeit untersucht diese Einflüsse am Beispiel der Xtensa LX Architektur, welche im populären ESP32 Mikrocontroller genutzt wird. In einem ersten Teil werden die Überläufe und Unterläufe auf mögliche Angriffspunkte untersucht, mit einem Fokus auf Rücksprung-Orientiertes Programmieren (ROP). Ein zweiter Teil untersucht eine Auswahl von Gegenmaßnahmen, die Canaries, XOR Cookies, Schattestack und Verschlüsselung beinhaltet. Hier liegt der Fokus vor allem darauf wie die Methoden angepasst werden müssen, um mit Registerfenstern genutzt werden zu können, oder welche Verbesserungen sich für Ausführungszeit oder Sicherheit erzielen lassen. Ein anschließendes Kapitel adressiert zudem spezifische Aspekte der Implementierung der genannten Gegenmaßnahmen. Alle Gegenmaßnahmen wurden mit der Bristol/Embecosm Embedded Benchmark Suite (BEEBS) evaluiert, einer Sammlung von 80 Benchmarks für eingebettete Systeme, um deren Leistung für eine möglichst große Auswahl von Fällen zu bewerten. Die präsentierten Ergebnisse zeigen das Potenzial von Registerfenstern für die effiziente Implementierung von Gegenmaßnahmen gegen Stack Pufferüberlauf basierte Angriffe. KW - Buffer overflow KW - IT-security KW - Xtensa KW - Register window KW - Pufferüberläufe KW - Registerfenster KW - IT-Sicherheit KW - Gegenmaßnahmen KW - Angriffe KW - Pufferüberlauf KW - Computersicherheit KW - Gegenmaßnahme Y1 - 2025 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-72262 ER -