TY - THES A1 - Wittke, Christian T1 - Untersuchung der Auswirkung von Layout Varianten von Beschleunigern für kryptographische Operationen auf Seitenkanäle T1 - Investigation of the effects of layout variants on side channels of accelerators for cryptographic operations N2 - Die zunehmende Digitalisierung unserer Gesellschaft erfordert fortwährenden Schutz von kritischen Informationen mittels kryptographischer Systeme. Algorithmisch sind diese Systeme kaum anzugreifen. Allerdings ermöglichen sogenannte Seitenkanalattacken die Extraktion von geheimen Daten. Eine Art Seitenkanalattacken mit großem Angriffspotential ist die lokalisierte elektromagnetische Analyse. Bei diesem Verfahren werden durch Messung und Analyse der elektromagnetischen Abstrahlung von Teilen der Schaltung Rückschlüsse auf interne Zustände getroffen und dadurch geheime Informationen wie private Schlüssel extrahiert. Der aktuelle Stand der Forschung im Bereich lokalisierter EMA zeigt sowohl erfolgreiche Angriffe als auch Gegenmaßnahmen auf. Jedoch werden in den veröffentlichten Arbeiten keine detaillierten Untersuchungen hinsichtlich der genauen Umsetzung des Layouts der FPGA Implementierungen untersucht, welches die Ursache für den lokalisierten Leakage bildet. Stattdessen werden die Ursachen auf der algorithmischen Ebene des verwendeten kryptographischen Verfahrens betrachtet und ebenfalls eine algorithmische Gegenmaßnahme vorgeschlagen. In dieser Arbeit wird der Einfluss des Layouts von FPGA und ASIC Implementierungen auf lokalisierte EMA Angriffe untersucht. Dabei spielt insbesondere die Platzierung der Register eine wichtige Rolle. Die Untersuchungen in dieser Arbeit werden genutzt, um weiterführende Maßnahmen zum Schutz von kryptographischen Implementierungen planen zu können. Die Untersuchungsergebnisse zeigen, dass sowohl das Design selbst als auch die Implementierung als FPGA oder ASIC einen großen Einfluss auf die Angreifbarkeit der Implementierung durch eine lokalisierte EMA haben. So kann die FPGA Implementierung des betrachteten ECC Designs ebenfalls für diese Art von Angriffen verwundbar sein. Aufgrund ihrer Implementierung ist dieser ECC-Beschleuniger insgesamt weniger anfällig als ein Vergleichsdesign aus dem Stand der Forschung. Dennoch konnten potentielle Schwachstellen identifiziert werden, welche die Grundlage für die Planung und Umsetzung von Gegenmaßnahmen darstellen. Bei einer FPGA Implementierung des ECC Beschleunigers ist hauptsächlich die Lage der Flip-Flops im Layout die Ursache für die Anfälligkeit. Dem kann durch eine gleichmäßige Verteilung der Register zusammen mit permanent aktiver Logik entgegengewirkt werden, da die EM Abstrahlung der Logik die der Register überdeckt. Im Gegensatz dazu konnte bei der ASIC Implementierung keine Aussage über den Einfluss von Platzierungsvarianten getroffen werden, da die Einflüsse nicht messbar waren. Allerdings konnte die Verdrahtung auf der obersten Metallschicht als Leakagequelle bestimmt werden. Als Gegenmaßnahme dazu wird vorgeschlagen, durch Constraints die Ausgangssignale von Registern eines kryptographischen Chips nicht bis in die oberste Schicht zu routen. N2 - The increasing digitalization of our society requires continuous protection of critical information by means of cryptographic systems. However, so-called side channel attacks enable the extraction of secret data. An example of such a side-channel attack is the localized electromagnetic analysis. With this method, the electromagnetic radiation of a circuit is measured and analyzed in order to determine internal states and by this extracting secret information such as private keys. The current state-of-the-art in the area of localized EMA includes both successful attacks and countermeasures. However, up to now the layout of FPGA implementation of cryptographic ICs haven’t been investigated. Instead, the cause is considered at algorithmic level of the cryptographic method and results in algorithmic countermeasures. This thesis addresses the influence of the layout of FPGA and ASIC implementations on localized EMA attacks. In particular, the placement of the cells within the layout is evaluated. Based on this, further measures to protect cryptographic implementations are derived. For this purpose, an integrated circuit for accelerating elliptic curve cryptography (ECC) operations is used for applying localized EMA attacks and compared with the state-of-the-art. In order to investigate the influences of the layout to localized EMA, simulations and measurements of basic circuit components have been carried out and analyzed as a first step. Furthermore, various implementations of the ECC design using an FPGA and, for the first time in comparison to the current state of research, also as an ASIC implementation have been created to investigate the influences of different layout approaches to localized EMA attacks. The results of the investigation show that both the design itself and the implementation as an FPGA or ASIC have a major impact on the vulnerability of the implementation. Although, the considered ECC accelerator is less vulnerable than a comparative design from the state of the art, it is shown how the critical information is extracted using localized EMA. Afterwards, potential weak points have been identified, which represent the basis for planning and implementing countermeasures. In the case of an FPGA implementation of the ECC accelerator, the main cause of the vulnerability is mainly the placement of the flip-flops in the layout. This can be counteracted by mixing these registers together with permanently active logic, since the EM radiation of the logic covers that of the registers. In contrast to that, the placement of cells seem to not have influences on the possibility of EMA in ASIC implementations, since the evaluation of the EM measurements showed no differences. However, the wiring on the top metal layer could be identified as a source of leakage. As a countermeasure, the routing of output signals from registers on the top layer is proposed. KW - Seitenkanalanalyse KW - ECC KW - EMA KW - Layout KW - Elektromagnetische Analyse KW - Elliptic Curve Cryptography KW - Localized EMA KW - Decapsulation KW - FPGA KW - ASIC KW - Seitenkanalattacke KW - Field programmable gate array KW - Layout Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-57171 ER - TY - THES A1 - Kabin, Ievgen T1 - Horizontal address-bit SCA attacks against ECC and appropriate countermeasures T1 - Horizontale Adress-Bit Seitenkanalangriffe gegen ECC und geeignete Gegenmaßnahmen N2 - In this work we investigated the resistance of different kP implementations based on the Montgomery ladder against horizontal, i.e. single trace, attacks. Applying statistical methods for the analysis we were able to reveal the secret value k completely. The reason causing the success of our attacks is the key-dependent addressing of the registers and other design blocks, which is an inherent feature of binary kP algorithms. This dependency was successfully exploited in the past by Itoh et al. analyzing many hundreds of kP traces, i.e. this attack is a vertical address-bit differential power analysis attack against Montgomery ladder. The vulnerability of the Montgomery ladder against horizontal address-bit attacks was detected and demonstrated during our investigations. We were able to reveal the scalar k exploiting the address-bit vulnerability in single trace attacks using not only statistical methods, but also Fourier transform, selected clustering methods as well as one of the simplest methods – the automatized simple SCA. We performed successful horizontal address-bit SCA attacks against both types of ECs, i.e. against highly regular Montgomery ladder and against a binary kP algorithm implementing atomic patterns. The success of our attacks shows that the regularity and atomicity principles are not effective against horizontal address-bit attacks. As a means for reducing the attack success, we investigated the hiding ability of the field multiplier which is usually the largest block of kP designs. We implemented our field multiplier for ECs over prime fields corresponding to the 4-segment Karatsuba multiplication formula that reduces the execution time and the energy consumption for a kP operation by about 40 % in comparison to multipliers exploiting the classical multiplication formula. However, the energy consumption per clock remained in our multiplier without significant changes, i.e. the protective hiding properties of the multiplier as a noise source were not decreased. Another advantage of our field multiplier is its inherent resistance to horizontal collision attacks, in contrast to multipliers based on the classic multiplication formula. Additionally, we proposed regular scheduling for the block addressing as an effective strategy for reducing the success of horizontal address-bit attacks. Combining this approach with the hiding features of the field multipliers can increase the resistance of the kP designs for both types of ECs against a broad spectrum of SCA attacks. The mentioned analysis methods can be successfully applied for determining SCA leakage sources in the early design phase. N2 - In dieser Arbeit haben wir die Resistenz verschiedener, auf der Montgomery-Ladder-basierenden, kP-Implementierungen gegen Single-Trace-Angriffe untersucht. Single-Trace-Angriffe sind auch als horizontale Angriffe bekannt. Mittels statistischer Analyse wurde der Wert des Skalars k in unseren Angriffen erfolgreich extrahiert. Die Ursache des Erfolges unserer Angriffe ist die schlüsselabhängige Adressierung der Register und Designblöcke, die ein inhärenter Teil der binären kP-Algorithmen ist. Diese Abhängigkeit wurde in der Vergangenheit von Itoh et al. erfolgreich verwendet, um den geheimen Skalar k mittels differenzieller Analyse mehrerer Traces zu extrahieren. Dieser Angriff ist als vertikale Adress-Bit Differential Power Analyse gegen die Montgomery-Ladder bekannt. Die Vulnerabilität des Montgomery-Ladders im Hinblick auf horizontale Adress-Bit Seitenkanalangriffe wurde im Rahmen unserer Untersuchungen entdeckt und demonstriert. Wir haben für das Extrahieren des Skalars k nicht nur statistischen Analyse-Methoden, sondern auch die Fourier-Transformation, ausgewählte Clustering-Methoden sowie simple Seitenkanalangriffe erfolgreich verwendet. Die horizontalen Adress-Bit Angriffe wurden erfolgreich gegen beide Arten der elliptischen Kurven durchgeführt. Angegriffen wurde nicht nur die hochreguläre Montgomery Ladder für die ECs über GF(2n), sondern auch ein atomic pattern kP-Algorithmus für die ECs über GF(p). Der Erfolg der durchgeführten Angriffe demonstriert, dass die regularity und atomicity Prinzipien als alleinige Gegenmaßnahmen gegen horizontale Angriffe nicht wirksam sind. Als eine weitere Schutzmaßnahme wurde in dieser Arbeit die Aktivität des Feldmultiplizierers vorgeschlagen und untersucht. Der Feldmultiplizierer ist der größte Block in kP-Designs, und kann somit als eine interne Rauschquelle genutzt werden, um die Aktivität anderer Designblöcke zu verbergen. Wir haben den Feldmultiplizierer für ECs über Primkörper nach der 4-Segment-Karatsuba-Multiplikationsformel implementiert. Das reduziert die Ausführungszeit und – dementsprechend auch – den Energieverbrauch für eine kP-Operation um etwa 40 % im Vergleich zur klassischen Multiplikationsformel. Der Energieverbrauch pro Takt bleibt aber ohne wesentliche Änderungen, d.h. die Schutzeigenschaften des Multiplizierers als Rauschquelle wurden nicht beeinträchtigt. Ein weiterer Vorteil unseres Multiplizierers ist seine inhärente Resistenz gegen horizontale Korrelationsangriffe, im Gegensatz zu den Multiplieren auf Basis der klassischen Multiplikationsformel. Außerdem wurde hier eine regelmäßige Adressierung der Designblöcke als effektive Strategie zur Reduzierung des Erfolgs horizontaler Adress-Bit Angriffe vorgeschlagen, implementiert und untersucht. Die Kombination der regelmäßigen Adressierung mit den Hiding-Eigenschaften des Feldmultiplizierers kann die Resistenz der in Hardware implementierten kP-Designs gegen ein breites Spektrum von Seitenkanalangriffen signifikant erhöhen. KW - Elliptic curve cryptography KW - Hardware implementation KW - Side-channel analysis KW - Horizontal attacks KW - Countermeasures KW - Elliptische Kurven-Kryptographie KW - Hardware Implementierung KW - Seitenkanalanalyse KW - Horizontale Angriffe KW - Gegenmaßnahmen KW - Seitenkanalattacke KW - Fehleranalyse KW - Differentielle Kryptoanalyse KW - Kryptosystem KW - Implementierung Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-63973 ER - TY - THES A1 - Veleski, Mitko T1 - A cross-layer framework for adaptive processor-based systems regarding error resilience and power efficiency T1 - Ein schichtenübergreifender Ansatz für adaptive prozessorbasierte Systeme hinsichtlich Fehlerresilienz und Leistungseffizienz N2 - This dissertation proposes a cross-layer framework able to synergistically optimize resilience and power consumption of processor-based systems. It is composed of three building blocks: SWIELD multimodal flip-flop (FF), System Operation Management Unit (SOMU) and Framework Function Library (FFL). Implementation of the building blocks is performed at circuit, architecture and software layer of the system stack respectively. The SWIELD FF can be configured to operate as a regular flip-flop or as an enhanced flip-flop for protection against timing/radiation-induced faults. It is necessary to perform replacement of selected timing-critical flip-flops in a system with SWIELD FFs during design time. When the system is active, the SWIELD FFs operation mode is dynamically managed by the SOMU controller according to the current requirements. Finally, the FFL contains a set of software procedures that greatly simplify framework utilization. By relying on the framework, a system can intelligently interchange techniques such as Adaptive Voltage/Frequency Scaling, selective Triple Modular Redundancy and clock gating during operation. Additionally, a simple and convenient strategy for integration of the framework in processor-based systems is also presented. A key feature of the proposed strategy is to determine the number of SWIELD FFs to be inserted in a system. Using this strategy, the framework was successfully embedded in instances of both single- and multicore systems. Various experiments were conducted to evaluate the framework influence on the target systems with respect to resilience and power consumption. At expense of about 1% area overhead, the framework is able to preserve performance and to reduce power consumption up to 15%, depending on the number of SWIELD FFs in the system. Furthermore, it was also shown that under certain conditions, the framework can provide failure-free system operation. N2 - In dieser Dissertation wird ein schichtenübergreifendes Framework vorgeschlagen, das in der Lage ist, die Resilienz und den Stromverbrauch von prozessorbasierten Systemen synergetisch zu optimieren. Es setzt sich aus drei Bausteinen zusammen: SWIELD Multimodal Flip-Flop (FF), System Operation Management Unit (SOMU) und Framework Function Library (FFL). Die Implementierung der Bausteine erfolgt jeweils auf der Schaltkreis-, Architektur- und Softwareebene. Das SWIELD FF kann so konfiguriert werden, dass es als normales Flipflop oder als erweitertes Flipflop zum Schutz vor zeit- und strahlungsbedingten Fehlern arbeitet. Während der Entwurfszeit müssen ausgewählte zeitkritische Flipflops im System durch SWIELD FFs ersetzt werden. Wenn das System aktiv ist, wird der Betriebsmodus der SWIELD FFs vom SOMU-Controller entsprechend den aktuellen Anforderungen dynamisch verwaltet. Schließlich enthält das FFL eine Reihe von Softwareverfahren, die die Nutzung des Frameworks erheblich vereinfachen. Durch den Einsatz des Frameworks kann das System Techniken wie Adaptive Voltage/Frequency Scaling, selektive Triple Modular Redundancy und Clock Gating während des Betriebs intelligent austauschen. Außerdem wird eine einfache und komfortable Strategie zur Integration des Frameworks in prozessorbasierte Systeme vorgestellt. Eine wesentliche Eigenschaft der vorgeschlagenen Strategie besteht darin, die Anzahl der SWIELD FFs zu bestimmen, die in das System eingefügt werden sollen. Mit dieser Strategie wurde das Framework erfolgreich in Instanzen von Single- und Multicore-Systemen integriert. Es wurden verschiedene Experimente durchgeführt, um den Einfluss des Frameworks auf die Zielsysteme im Hinblick auf Resilienz und Stromverbrauch zu bewerten. Auf Kosten von ca. 1% Flächen-Overhead ist das Framework in der Lage, die Verarbeitungsleistung zu erhalten und den Stromverbrauch, abhängig von der Anzahl der SWIELD FFs im System bis 15% zu reduzieren. Darüber hinaus wurde gezeigt, dass das Framework unter bestimmten Bedingungen einen ausfallfreien Systembetrieb gewährleisten kann. KW - Processor KW - Cross-layer KW - Power KW - Resilience KW - Prozessoren KW - Energieeffizienz KW - Leistungseffizienz KW - Fehlerresilienz KW - Prozessor KW - Modell KW - Energieeffizienz KW - Fehlertoleranz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-61450 ER - TY - THES A1 - Petryk, Dmytro T1 - Investigation of sensitivity of different logic and memory cells to Laser Fault Injections T1 - Untersuchung der Empfindlichkeit verschiedener Logik- und Speicherzellen gegenüber Laserfehlerinjektionen N2 - Plenty of semiconductor devices are developed to operate with private data. To guarantee data privacy cryptographic algorithms are used, where the secrecy is based on the used keys. Theoretically, the cryptographic algorithms using keys with recommended lengths are secure. The issue is that a potential attacker can steal the devices and attack in a lab. Physical attacks are usually aimed to perturb normal operation of a device and to extract cryptographic keys, e.g. by means of fault injection (FI). One class of FI attacks exploits the sensitivity of semiconductor devices to light and are performed using a laser as the light source. This work investigates the sensitivity of different logic and memory cells to optical Fault Injection attacks. Front-side attacks against cells manufactured in different IHP technologies were performed using two different red lasers controlled by Riscure software. To reach the repeatability of the experimental results and to increase the comparability of the results with attack results published in literature the setup parameters as well as setting parameters of the Riscure software were experimentally evaluated. Attacks were performed against inverter, NAND, NOR, flip-flop cells from standard libraries, radiation-hard flip-flops based on Junction Isolated Common Gate technique, radiation-tolerant Triple Modular Redundancy registers as well as non-volatile Resistive Random Access Memory (RRAM) cells. The results of attacks against volatile circuits were successful transient bit-set and bit-reset as well permanent stuck-at faults. The results of attacks against RRAM cells were successful in the sense that manipulation of all RRAM logic states was feasible. The faults injected during the performed experiments were repeatable and reproducible. The goal of this work was not only to achieve successful FI but also to determine cell area(s) sensitive to laser illumination. Knowledge about areas sensitive to laser illumination can be used by designers to implement corresponding countermeasure(s) at the initial stage of chip development and is the necessary step to design appropriate countermeasures. For example, metal fillers can be applied as optical obstacles reducing the success of front-side FI attacks, i.e. as a possible low-cost countermeasure. Based on the knowledge of the sensitive cell areas, the placement of the metal fillers can be automated in the future, i.e. the findings given in the work can serve as a basis for a methodology development for improving resistance against optical FI attacks at the initial stage of chip development. Such methodology can be adapted for each chip manufacturing technology. N2 - Viele Halbleitergeräte werden zur Verarbeitung sensibler Daten verwendet. Zur Gewährleistung des Datenschutzes werden kryptografische Algorithmen eingesetzt, deren Geheimhaltung auf den verwendeten Schlüsseln basiert. In der Theorie sind kryptografische Algorithmen, welche Schlüssel mit empfohlenen Längen verwenden, sicher. Das Problem ist, dass ein potenzieller Angreifer die Geräte entwenden und in einem Labor angreifen kann. Aktive physikalische Angriffe zielen in der Regel darauf ab, den normalen Betrieb eines Geräts zu stören und kryptografische Schlüssel zu extrahieren, z. B. durch Fehlerinjektion (FI). Eine Klasse von FI-Angriffen nutzt die Lichtempfindlichkeit von Halbleitergeräten aus und wird mit einem Laser durchgeführt. Die Arbeit untersucht der Empfindlichkeit verschiedener Logik- und Speicherzellen gegenüber optischen FI-Angriffen. Es wurden frontseitige Angriffe auf Zellen durchgeführt, die in verschiedenen IHP-Technologien hergestellt wurden. Hierbei kamen zwei verschiedene rote Lasern zum Einsatz, die mit Hilfe der Riscure-Software gesteuert wurden. Um die Wiederholbarkeit der experimentellen Ergebnisse sicherzustellen und die Vergleichbarkeit der Ergebnisse mit in der Literatur veröffentlichten Angriffsergebnissen zu erhöhen, wurden die Setup-Parameter sowie Einstellungsparameter der Riscure-Software experimentell bewertet. Es wurden Angriffe auf Inverter, NAND, NOR, Flip-Flops aus Standardzellenbibliotheken, strahlungsharte Flip-Flops auf Basis der Junction Isolated Common Gate Technik, strahlungstolerante Triple Modular Redundancy Register sowie nichtflüchtige Resistive Random Access Memory (RRAM) Zellen durchgeführt. Die Ergebnisse der Angriffe auf flüchtige Schaltkreise waren erfolgreiche transiente Bit-Setz- und Bit-Rücksetz- sowie permanente stuck-at-Fehler. Die Ergebnisse der Angriffe auf RRAM-Zellen waren insofern erfolgreich, als alle logischen Zustände des RRAM manipuliert werden konnten. Die während der durchgeführten Experimente eingebrachten Fehler waren wiederholbar und reproduzierbar. Das Ziel der Arbeit bestand nicht nur darin, erfolgreiche FI zu demonstrieren, sondern auch in der Identifizierung Zellbereiche, die empfindlich auf Laserbeleuchtung reagieren. Das Wissen um die Bereiche kann von Entwicklern genutzt werden, um geeignete Gegenmaßnahmen in der Anfangsphase der Chipentwicklung zu implementieren. Eine mögliche kostengünstige Gegenmaßnahme besteht beispielsweise in der Verwendung von Metallfüllern als optische Hindernisse, um den Erfolg von frontseintigen Angriffen zu verringern. Basierend auf dem Wissen über empfindliche Zellbereiche kann die Platzierung von Metallfüllern automatisiert werden. Das bedeutet, dass die in dieser Arbeit gemachten Feststellungen als Grundlage für die Entwicklung einer Methodik dienen, um die Resistenz gegen optische FI-Angriffe bereits in der Anfangsphase der Chipentwicklung nachzuweisen. Eine solche Methodik kann für jede Chip-Herstellungstechnologie angepasst werden. KW - Laser fault injection attacks KW - Resistive random access memory KW - Cell sensitive areas KW - Radiation-hard cells KW - Countermeasure KW - Laserfehlerinjektion-Angriffe KW - Resistiver Direktzugriffsspeicher KW - Empfindliche Zellbereiche KW - Strahlungsharte Zellen KW - Gegenmaßnahme KW - Halbleiter KW - Speicherzelle KW - Datenschutz KW - Kryptologie KW - Algorithmus Y1 - 2024 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-66647 ER - TY - THES A1 - Scharoba, Stefan T1 - Eine rechnergestützte Entwurfsraumexploration für fehlertolerante integrierte Schaltungen T1 - A computer-aided design space exploration for fault-tolerant integrated circuits N2 - Die stetige Verkleinerung der Strukturgrößen bei der Halbleiterfertigung ermöglicht die Herstellung von integrierten Schaltungen, die immer komplexere Aufgaben erfüllen können und dabei von Generation zu Generation kompakter, energieeffizienter und kostengünstiger werden. Ein Nachteil dieser Skalierung ist die zunehmende Anfälligkeit gegenüber verschiedenen physikalischen Effekten, die im Betrieb temporäre oder permanente Fehlern verursachen können. Dies erhöht die Notwendigkeit, Maßnahmen zu implementieren, die diese Fehler kompensieren und damit die Zuverlässigkeit der Schaltung steigern. Diese Dissertation beschreibt die Entwicklung und Implementierung von Methoden für einen gezielten Einsatz von Hardware-Redundanz beim Entwurf fehlertoleranter digitaler Schaltungen. Die entwickelten Methoden bilden die Grundlage für eine rechnergestützte Entwurfsraumexploration, bei der auf der Basis eines gegebenen Schaltungsentwurfs eine Vielzahl fehlertoleranter Entwurfskandidaten automatisiert erzeugt und evaluiert werden kann. Zur Bewertung der Kosten der verwendeten Hardware-Redundanz werden mehrere Verfahren vorgestellt, um die Veränderung von Schaltungsfläche, Verarbeitungsleistung und Verlustleistung zu bestimmen. Dazu gehört auch die Entwicklung und Evaluierung von Methoden, die Abschätzungen auf der Grundlage struktureller Eigenschaften und vorhandener Teilergebnisse liefern. Diese erreichen eine deutliche Beschleunigung gegenüber herkömmlichen Logiksynthesen und ermöglichen so in verschiedenen Phasen der Entwurfsraumexploration einen jeweils geeigneten Kompromiss zwischen Laufzeit und Genauigkeit. Für die Berechnung der Zuverlässigkeit und der erwarteten Lebensdauer von Entwurfskandidaten wird ein Modellierungsansatz eingeführt, der es ermöglicht, temporäre und permanente Fehler gemeinsam zu berücksichtigen. Darüber hinaus beschreibt die Dissertation einen Algorithmus zur automatischen Generierung entsprechender Modelle. Dieser wird verwendet, um für eine exemplarische Menge von Hardware-Redundanzstrategien die jeweils erreichbare Steigerung der erwarteten Lebensdauer zu berechnen. Die Ergebnisse geben Aufschluss über den Einfluss verschiedener Entwurfsentscheidungen und Randbedingungen auf die Wirksamkeit der eingesetzten Fehlertoleranzmaßnahmen. N2 - The continuing downsizing of structure sizes in semiconductor manufacturing enables the production of integrated circuits that can perform increasingly complex tasks while becoming more compact, energy-efficient and cost-effective. A disadvantage of this scaling is the increasing susceptibility to various physical effects that can cause temporary or permanent errors during operation. This raises the need to implement measures that compensate for these errors and thus increase the reliability of the circuit. This dissertation describes the development and implementation of methods for a purposeful use of hardware redundancy in the design of fault-tolerant digital circuits. The developed methods provide the basis for a computer-aided design space exploration, in which based on a given circuit design, a large number of fault-tolerant design candidates can be automatically generated and evaluated. For assessing the cost of utilized hardware redundancy, several techniques are presented to determine the change in circuit area, processing power and power dissipation. This includes the development and evaluation of methods that provide estimates based on structural properties and available partial results. These achieve significant speedups over conventional logic synthesis, enabling suitable trade-offs between runtime and accuracy at different stages of design space exploration. For the calculation of the reliability and mean time to failure of design candidates, a modelling approach is introduced that allows to jointly consider temporary and permanent errors. Furthermore, the dissertation presents an algorithm for the automatic generation of such models. This is used to calculate the achievable improvement in expected lifetime for an exemplary set of hardware redundancy strategies. The results provide insights into the influence of various design choices and boundary conditions on the effectiveness of the applied fault tolerance measures. KW - Fehlertoleranz KW - Integrierte Schaltungen KW - Hardware-Redundanz KW - Entwurfsraumexploration KW - Fault tolerance KW - Integrated circuits KW - Hardware redundancy KW - Design space exploration KW - Integrierte Schaltung KW - Hardwareentwurf KW - Redundanz KW - Fehlertoleranz Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-67164 ER -