TY - THES A1 - Veleski, Mitko T1 - A cross-layer framework for adaptive processor-based systems regarding error resilience and power efficiency T1 - Ein schichtenübergreifender Ansatz für adaptive prozessorbasierte Systeme hinsichtlich Fehlerresilienz und Leistungseffizienz N2 - This dissertation proposes a cross-layer framework able to synergistically optimize resilience and power consumption of processor-based systems. It is composed of three building blocks: SWIELD multimodal flip-flop (FF), System Operation Management Unit (SOMU) and Framework Function Library (FFL). Implementation of the building blocks is performed at circuit, architecture and software layer of the system stack respectively. The SWIELD FF can be configured to operate as a regular flip-flop or as an enhanced flip-flop for protection against timing/radiation-induced faults. It is necessary to perform replacement of selected timing-critical flip-flops in a system with SWIELD FFs during design time. When the system is active, the SWIELD FFs operation mode is dynamically managed by the SOMU controller according to the current requirements. Finally, the FFL contains a set of software procedures that greatly simplify framework utilization. By relying on the framework, a system can intelligently interchange techniques such as Adaptive Voltage/Frequency Scaling, selective Triple Modular Redundancy and clock gating during operation. Additionally, a simple and convenient strategy for integration of the framework in processor-based systems is also presented. A key feature of the proposed strategy is to determine the number of SWIELD FFs to be inserted in a system. Using this strategy, the framework was successfully embedded in instances of both single- and multicore systems. Various experiments were conducted to evaluate the framework influence on the target systems with respect to resilience and power consumption. At expense of about 1% area overhead, the framework is able to preserve performance and to reduce power consumption up to 15%, depending on the number of SWIELD FFs in the system. Furthermore, it was also shown that under certain conditions, the framework can provide failure-free system operation. N2 - In dieser Dissertation wird ein schichtenübergreifendes Framework vorgeschlagen, das in der Lage ist, die Resilienz und den Stromverbrauch von prozessorbasierten Systemen synergetisch zu optimieren. Es setzt sich aus drei Bausteinen zusammen: SWIELD Multimodal Flip-Flop (FF), System Operation Management Unit (SOMU) und Framework Function Library (FFL). Die Implementierung der Bausteine erfolgt jeweils auf der Schaltkreis-, Architektur- und Softwareebene. Das SWIELD FF kann so konfiguriert werden, dass es als normales Flipflop oder als erweitertes Flipflop zum Schutz vor zeit- und strahlungsbedingten Fehlern arbeitet. Während der Entwurfszeit müssen ausgewählte zeitkritische Flipflops im System durch SWIELD FFs ersetzt werden. Wenn das System aktiv ist, wird der Betriebsmodus der SWIELD FFs vom SOMU-Controller entsprechend den aktuellen Anforderungen dynamisch verwaltet. Schließlich enthält das FFL eine Reihe von Softwareverfahren, die die Nutzung des Frameworks erheblich vereinfachen. Durch den Einsatz des Frameworks kann das System Techniken wie Adaptive Voltage/Frequency Scaling, selektive Triple Modular Redundancy und Clock Gating während des Betriebs intelligent austauschen. Außerdem wird eine einfache und komfortable Strategie zur Integration des Frameworks in prozessorbasierte Systeme vorgestellt. Eine wesentliche Eigenschaft der vorgeschlagenen Strategie besteht darin, die Anzahl der SWIELD FFs zu bestimmen, die in das System eingefügt werden sollen. Mit dieser Strategie wurde das Framework erfolgreich in Instanzen von Single- und Multicore-Systemen integriert. Es wurden verschiedene Experimente durchgeführt, um den Einfluss des Frameworks auf die Zielsysteme im Hinblick auf Resilienz und Stromverbrauch zu bewerten. Auf Kosten von ca. 1% Flächen-Overhead ist das Framework in der Lage, die Verarbeitungsleistung zu erhalten und den Stromverbrauch, abhängig von der Anzahl der SWIELD FFs im System bis 15% zu reduzieren. Darüber hinaus wurde gezeigt, dass das Framework unter bestimmten Bedingungen einen ausfallfreien Systembetrieb gewährleisten kann. KW - Processor KW - Cross-layer KW - Power KW - Resilience KW - Prozessoren KW - Energieeffizienz KW - Leistungseffizienz KW - Fehlerresilienz KW - Prozessor KW - Modell KW - Energieeffizienz KW - Fehlertoleranz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-61450 ER - TY - THES A1 - Scharoba, Stefan T1 - Eine rechnergestützte Entwurfsraumexploration für fehlertolerante integrierte Schaltungen T1 - A computer-aided design space exploration for fault-tolerant integrated circuits N2 - Die stetige Verkleinerung der Strukturgrößen bei der Halbleiterfertigung ermöglicht die Herstellung von integrierten Schaltungen, die immer komplexere Aufgaben erfüllen können und dabei von Generation zu Generation kompakter, energieeffizienter und kostengünstiger werden. Ein Nachteil dieser Skalierung ist die zunehmende Anfälligkeit gegenüber verschiedenen physikalischen Effekten, die im Betrieb temporäre oder permanente Fehlern verursachen können. Dies erhöht die Notwendigkeit, Maßnahmen zu implementieren, die diese Fehler kompensieren und damit die Zuverlässigkeit der Schaltung steigern. Diese Dissertation beschreibt die Entwicklung und Implementierung von Methoden für einen gezielten Einsatz von Hardware-Redundanz beim Entwurf fehlertoleranter digitaler Schaltungen. Die entwickelten Methoden bilden die Grundlage für eine rechnergestützte Entwurfsraumexploration, bei der auf der Basis eines gegebenen Schaltungsentwurfs eine Vielzahl fehlertoleranter Entwurfskandidaten automatisiert erzeugt und evaluiert werden kann. Zur Bewertung der Kosten der verwendeten Hardware-Redundanz werden mehrere Verfahren vorgestellt, um die Veränderung von Schaltungsfläche, Verarbeitungsleistung und Verlustleistung zu bestimmen. Dazu gehört auch die Entwicklung und Evaluierung von Methoden, die Abschätzungen auf der Grundlage struktureller Eigenschaften und vorhandener Teilergebnisse liefern. Diese erreichen eine deutliche Beschleunigung gegenüber herkömmlichen Logiksynthesen und ermöglichen so in verschiedenen Phasen der Entwurfsraumexploration einen jeweils geeigneten Kompromiss zwischen Laufzeit und Genauigkeit. Für die Berechnung der Zuverlässigkeit und der erwarteten Lebensdauer von Entwurfskandidaten wird ein Modellierungsansatz eingeführt, der es ermöglicht, temporäre und permanente Fehler gemeinsam zu berücksichtigen. Darüber hinaus beschreibt die Dissertation einen Algorithmus zur automatischen Generierung entsprechender Modelle. Dieser wird verwendet, um für eine exemplarische Menge von Hardware-Redundanzstrategien die jeweils erreichbare Steigerung der erwarteten Lebensdauer zu berechnen. Die Ergebnisse geben Aufschluss über den Einfluss verschiedener Entwurfsentscheidungen und Randbedingungen auf die Wirksamkeit der eingesetzten Fehlertoleranzmaßnahmen. N2 - The continuing downsizing of structure sizes in semiconductor manufacturing enables the production of integrated circuits that can perform increasingly complex tasks while becoming more compact, energy-efficient and cost-effective. A disadvantage of this scaling is the increasing susceptibility to various physical effects that can cause temporary or permanent errors during operation. This raises the need to implement measures that compensate for these errors and thus increase the reliability of the circuit. This dissertation describes the development and implementation of methods for a purposeful use of hardware redundancy in the design of fault-tolerant digital circuits. The developed methods provide the basis for a computer-aided design space exploration, in which based on a given circuit design, a large number of fault-tolerant design candidates can be automatically generated and evaluated. For assessing the cost of utilized hardware redundancy, several techniques are presented to determine the change in circuit area, processing power and power dissipation. This includes the development and evaluation of methods that provide estimates based on structural properties and available partial results. These achieve significant speedups over conventional logic synthesis, enabling suitable trade-offs between runtime and accuracy at different stages of design space exploration. For the calculation of the reliability and mean time to failure of design candidates, a modelling approach is introduced that allows to jointly consider temporary and permanent errors. Furthermore, the dissertation presents an algorithm for the automatic generation of such models. This is used to calculate the achievable improvement in expected lifetime for an exemplary set of hardware redundancy strategies. The results provide insights into the influence of various design choices and boundary conditions on the effectiveness of the applied fault tolerance measures. KW - Fehlertoleranz KW - Integrierte Schaltungen KW - Hardware-Redundanz KW - Entwurfsraumexploration KW - Fault tolerance KW - Integrated circuits KW - Hardware redundancy KW - Design space exploration KW - Integrierte Schaltung KW - Hardwareentwurf KW - Redundanz KW - Fehlertoleranz Y1 - 2023 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-67164 ER -