TY - THES A1 - Le, Quang Huy T1 - Empirical large-signal modeling of 22-nm FDSOI CMOS transistors in RF/mm-Wave range T1 - Empirische Großsignal-Modellierung von 22-nm-FDSOI-CMOS-Transistoren im RF/mm-Wellenbereich N2 - In recent years, the deployment of the 5th generation (5G) telecommunications network has fuelled growing interest in low-power and low-cost wireless transceivers in the radio frequency integrated circuits (RFIC) market. With silicon-based complementary- metal-oxide-semiconductor (CMOS) technologies, the digital circuitries and the RF front-end can be implemented monolithically as a single system-on-chip (SoC). In such scenario, advanced fully depleted silicon-on-insulator (FDSOI) technology has emerged as a potential candidate to meet the market demand. In particular, the industry’s 22-nm FDSOI technology has been continuously matured in accordance with the development roadmap for 5G mm-wave applications. Research in transistor device modeling is of high importance to support the technology development process. Moreover, a large-signal model that accurately captures and reflects the transistor’s nonlinear behaviour is essential for circuit design and reliability analysis. Hence, this thesis deals with measurement-based approach, i.e., empirical modeling, to develop a suitable large-signal model for the mm-wave transistors in 22-nm FDSOI technology platform. A versatile and efficient large-signal model based on the Angelov (Chalmers) model is proposed in this work. Besides, artificial neural network (ANN) is utilized to model the gate charge of the transistors. Moreover, the systematic modeling procedure addresses many important issues to ensure good model-to-hardware correlation. The proposed model is well validated for small-signal operation up to 110 GHz. Furthermore, by means of non- 50-Ω large-signal measurements, the excellent model validity to predict the nonlinear distortions of the FDSOI transistors is also comprehensively demonstrated. Finally, to evaluate the model applicability in RF circuit design, the proposed model is implemented in a commercial circuit simulator for the design of a wideband 22-nm FDSOI power amplifier. N2 - In den letzten Jahren hat die Einführung des Telekommunikationsnetzes der 5. Generation (5G) das Interesse an stromsparenden und kostengünstigen drahtlosen Transceivern auf dem Markt für integrierte Hochfrequenzschaltungen (RFIC) geschürt. Mit siliziumbasierten Complementary-Metal-Oxide-Semiconductor (CMOS)-Technologien können die digitalen Schaltkreise und das HF-Front-End monolithisch als ein einziges System-on-Chip (SoC) implementiert werden. In einem solchen Szenario hat sich die fortschrittliche Fully-Depleted-Silicon-On-Insulator (FDSOI) als potenzieller Kandidat herausgestellt, um die Marktnachfrage zu erfüllen. Insbesondere die 22-nm-FDSOI-Technologie der Industrie wurde gemäß der Entwicklungs-Roadmap für 5G-mm-Wellen-Anwendungen kontinuierlich weiterentwickelt. Forschung im Bereich der Transistor-Bauelementemodellierung ist von großer Bedeutung, um den Technologieentwicklungsprozess zu unterstützen. Darüber hinaus ist ein Großsignalmodell, welches das nichtlineare Verhalten des Transistors genau erfasst und widerspiegelt, für das Schaltungsdesign und die Zuverlässigkeitsanalyse unerlässlich. Daher befasst sich diese Arbeit mit einem messbasierten Ansatz, d. h. empirischer Modellierung, um ein geeignetes Großsignalmodell für die mm-Wellen-Transistoren in der 22-nm-FDSOI-Technologieplattform zu entwickeln. In dieser Arbeit wird ein vielseitiges und effizientes Großsignalmodell auf der Grundlage des Angelov (Chalmers)-Modells vorgeschlagen. Außerdem wird ein künstliches neuronales Netzwerk (KNN) verwendet, um die Gate-Ladung der Transistoren zu modellieren. Darüber hinaus spricht das systematische Modellierungsverfahren viele wichtige Punkte an, um eine gute Korrelation zwischen Modell und Hardware sicherzustellen. Das vorgeschlagene Modell ist für den Kleinsignalbetrieb bis 110 GHz gut validiert. Darüber hinaus wird anhand von Nicht-50-Ω-Großsignalmessungen die hervorragende Modellvalidität zur Vorhersage der nichtlinearen Verzerrungen der FDSOI-Transistoren umfassend demonstriert. Um schließlich die Anwendbarkeit des Modells im HF-Schaltungsdesign zu bewerten, wird das vorgeschlagene Modell in einem kommerziellen Schaltungssimulator für den Entwurf eines Breitband-22-nm-FDSOI-Leistungsverstärkers implementiert. KW - mm-wave KW - 22-nm KW - FDSOI KW - CMOS KW - ANN KW - Large-signal model KW - KNN KW - Großsignalmodell KW - mm-Wellen KW - Modellierung KW - Großsignalverhalten KW - Transistor KW - SOI-Technik KW - CMOS-Schaltung KW - Milimeterwelle KW - 5G Y1 - 2024 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-68077 ER - TY - THES A1 - Kared, Trusha T1 - Mathematical analysis, design, and validation of a high dynamic range, low noise differential mixer using SiGe microwave transistors T1 - Mathematische Analyse, Entwurf und Validierung eines differentiellen Mischers mit hohem Dynamikbereich und geringem Rauschen unter Verwendung von SiGe-Mikrowellen Transistoren N2 - The limits imposed by the wireless environment require the designer to consider noise, linearity, and power consumption. Bipolar technology has been the most appealing silicon technology due to its high-speed performance and well-engineered base parasitics. Its high transition frequency and low base resistance have resulted in remarkable noise performance. These advantages, combined with scaling flexibility, have made bipolar devices the fundamental component of silicon RF front-ends. With the growing demand for high-performance wireless applications from satellite and radar systems to 5G infrastructure, there is a strong need for advanced mixer architectures that can deliver high isolation, gain, and low noise across wide frequency ranges. The purpose of this dissertation was to describe the differential mixer and its mathematical properties in terms of gain and noise figure, and to explore further optimizations. In fact, it turned out that the mixer design was greatly improved in terms of both the noise figure and the intercept point. The active double-balanced down-conversion mixer is built on SiGe technology. The circuit exhibits significant improvement in terms of the mixer’s other performance parameter metrics. This dissertation presents a novel SiGe HBT-based differential double-balanced down-conversion mixer featuring significantly enhanced conversion gain, noise performance, linearity, dynamic range, and port-to-port isolation. Compared to existing designs, this mixer delivers outstanding performance, achieving a single-sideband (SSB) noise figure of 7 dB ± 0.4 dB, a conversion gain of 12 dB ± 1 dB, and exceptional isolation metrics RF-to-IF isolation greater than 35 dB, with LO-to-RF and LO-to-IF isolation exceeding 50 dB across the 0.5 GHz to 1.8 GHz frequency range. Furthermore, it has an Input third-order intercept point (IP3) of +4.7 dBm, an output third-order intercept point (OIP3) of +15 dBm, and a 1 dB compression point of –8 dBm. This high-performance down-conversion double-balanced mixer integrates several state-of-the-art innovations. A transformer-free single-ended-to-differential conversion enhances efficiency and eliminates unnecessary components at the RF stage. The dual-feedback linearization technique optimizes impedance matching while suppressing nonlinear distortion, ensuring superior linearity. Additionally, symmetrical active device layout and advanced multilayer PCB technology significantly mitigate LO-to-RF feedthrough, reducing crosstalk and maximizing port-to-port isolation. These advancements collectively result in a highly efficient, low-noise, and exceptionally linear mixer architecture, setting a new benchmark in SiGe HBT-based mixer technology rather than relying on noisy CMOS technology. Due to its higher fabrication complexity, lower yield at advanced nodes, and the necessity for more complicated design tactics in high-frequency applications, CMOS technology in small quantities is ultimately more costly than SiGe HBT-based designs. Although CMOS excels in low-power applications and large-scale digital integration, SiGe HBT remains a reasonably affordable option for high-performance RF N2 - Die durch drahtlose Umgebungen gesetzten Grenzen erfordern von Entwicklern die Berücksichtigung von Rauschverhalten, Linearität und Energieverbrauch. Bipolare Technologien haben sich aufgrund ihrer Hochgeschwindigkeitsleistung und optimierten Basisparasitiken als besonders attraktive Siliziumtechnologie erwiesen. Ein hoher transitfrequenz sowie ein niedriger Basiswiderstand führen zu exzellentem Rauschverhalten. Diese Vorteile, kombiniert mit der Skalierbarkeit, machen bipolare Bauelemente zu einer Schlüsselkomponente moderner Silizium-RF-Frontends. Mit dem wachsenden Bedarf an Hochleistungs-Wireless-Anwendungen – von Satelliten- und Radarsystemen bis hin zur 5G-Infrastruktur steigt die Nachfrage nach fortschrittlichen Mischerarchitekturen, die hohe Isolation, Verstärkung und geringe Rauschwerte über einen weiten Frequenzbereich ermöglichen. Ziel dieser Dissertation war es, den Differenzmischer und seine mathematischen Eigenschaften hinsichtlich Verstärkung und Rauschmaß zu analysieren und weitere Optimierungsmöglichkeiten zu untersuchen. Der aktive, doppelt balancierte Abwärtsmischer basiert auf SiGe-Technologie und zeigt signifikante Verbesserungen bei weiteren wichtigen Leistungsparametern. Diese Arbeit stellt einen neuartigen differenziellen, doppelt balancierten Abwärtsmischer auf Basis von SiGe-HBTs vor, der eine signifikant verbesserte Umwandlungsverstärkung, Rauschleistung, Linearität, Dynamikbereich sowie Port-zu-Port-Isolation bietet. Im Vergleich zu bestehenden Designs erreicht dieser Mischer herausragende Leistungswerte: eine Single-Sideband-Rauschzahl (SSB) von 7 dB ± 0,4 dB, einen Umwandlungsgewinn von 12 dB ± 1 dB sowie exzellente Isolationswerte – eine RF-zu-IF-Isolation von über 35 dB sowie LO-zu-RF- und LO-zu-IF-Isolationen von jeweils über 50 dB im Frequenzbereich von 0,5 bis 1,8 GHz. Darüber hinaus weist der Mischer einen Eingangs-Drittordnungs-Abfangpunkt (IP3) von +4,7 dBm, einen Ausgangs-IP3 von +15 dBm und einen 1-dB-Kompressionspunkt von –8 dBm auf. Der Mischer integriert mehrere moderne Innovationen: Eine transformatorfreie Single-Ended-zu-Differential-Konversion erhöht die Effizienz und reduziert Bauteile im HF-Zweig. Die duale Rückkopplungs-Linearisierung verbessert die Impedanzanpassung und unterdrückt nichtlineare Verzerrungen – für eine exzellente Linearität. Darüber hinaus minimieren eine symmetrische Anordnung aktiver Bauelemente sowie fortschrittliche Multilayer-PCB-Technologie die LO-zu-RF-Durchkopplung, verringern Übersprechen und maximieren die Port-zu-Port-Isolation. Das Ergebnis ist eine effiziente, rauscharme und lineare Mischerarchitektur, die neue Maßstäbe in der SiGe-HBT-Technologie setzt. Im Vergleich zu CMOS – das in kleinen Stückzahlen aufgrund hoher Komplexität und niedriger Ausbeute kostspieliger ist – bietet SiGe-HBT bei RF- und Analogschaltungen überlegene Leistung zu geringeren Kosten. KW - Down-conversion double balanced mixer KW - Noise figure KW - Dynamic range KW - Marchand balun KW - LO mixing core KW - Doppelt balancierter Abwärtsmischer KW - Rauschmaß KW - Dynamikbereich KW - Marchand-Balun KW - LO-Mischkern KW - Heterobipolartransistor KW - Siliciumhalbleiter KW - Germaniumlegierung KW - Mischer KW - Rauschmessung Y1 - 2025 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-71216 ER - TY - THES A1 - Biereigel, Stefan T1 - Radiation-tolerant all-digital clock generators for high energy physics T1 - Strahlungstolerante digitale Taktgeneratorschaltungen für Anwendungen in der Hochenergiephysik N2 - The main focus of the presented research is the development and experimental study of radiation-tolerant clock generation circuits intended for applications in high energy physics (HEP). Clock synthesis and the synchronization of systems on the scale of large experimental detectors is an important aspect of their successful implementation and a necessity for achieving their anticipated performance. Developments in this area to increase radiation tolerance and performance are motivated by emerging requirements for clock generation and distribution. The thesis reviews the requirements of existing and emerging systems with regards to radiation-tolerant clock generation. To characterize clock generation circuits and adequately assess their conformity with the identified requirements in radiation tests, a number of methods and instrumentation setups are developed and characterized. The presented approaches combine aspects of digital programmable logic, analog circuit design and and digital signal processing concepts. To address design challenges in deep submicron CMOS nodes, the design of radiation-tolerant all-digital PLL and CDR circuits is explored in this thesis. These circuits promise opportunities to improve the radiation tolerance of clock generators, and hence this thesis devises the design of a radiation-tolerant ADPLL/CDR circuit compatible with requirements of high energy physics (HEP) electronics. Using radiation testing, the sensitivity of the circuits is studied and mitigation strategies for identified limitations are discussed. Three such ADPLL/CDR circuits are developed and tested in the form of macro blocks targeting applications in frontend ASICs for high energy physics. The circuits demonstrate jitter performance, power efficiency and radiation tolerance comparable to or better than currently used conventional PLL circuits. As a final aspect, the improved testing instrumentation and methodology developed within this thesis is applied to uncover a previously unrecognized radiation sensitivity in a conventional, radiation-hardened clock generator circuit. An integrated planar on-chip inductor is experimentally identified as responsible for this sensitivity. Irradiation tests are performed to study and characterize the nature of this sensitivity. The results suggest that energy deposition, likely within dielectric materials surrounding the inductor wiring, alters the inductor's terminal impedance. This stimulates frequency errors with long recovery times in the oscillator. The manifestation of this effect in HEP radiation environments is studied using proton irradiation, where a mitigation strategy is experimentally validated. A reduction of the impact of this sensitivity is demonstrated. To help conclusively identifying the underlying mechanism responsible for the sensitivity within the inductor itself, further research opportunities are suggested. N2 - Die vorgelegte Dissertation befasst sich mit der Entwicklung und der experimentellen Untersuchung strahlungstoleranter und hochzuverlässiger Takterzeugungsschaltungen für Anwendungen in der Hochenergiephysik. Die Sychronisation von Komponenten und Systemen im Maßstab großer Detektorexperimente mithilfe solcher Schaltungen ist von zentraler Bedeutung für deren erfolgreiche Implementierung und das Erreichen der spezifizierten Leistungsparameter. Die Konzeption von aktuellen sowie zukünftigen Detektorgenerationen erfordern das Erreichen von zunehmend strikteren Anforderungen an Takterzeugung und -verteilung. Im ersten Teil der Arbeit werden drei komplementäre Methoden und Instrumentationskonzepte für Charakterisierungs- und Qualifikationsaufgaben solcher Schaltungen vorgestellt, um die Einhaltung der durch die Anwendung gegebenen Anforderungen in Strahlungstests zu uberprüfen. Die dazu verfolgten Ansätze kombinieren Aspekte aus den Bereichen flexibel programmierbarer Logikschaltungen, analoger Schaltungsentwicklung und digitaler Signalverarbeitung. Eine der größten Herausforderungen für analoge integrierte Schaltungen in hochintegrierten CMOS-Prozesstechnologien stellt deren aggressive Reduzierung der Versorgungsspannung dar. Als Ansatz zur Bewältigung dieser und weiterer Herausforderungen beschäftigt sich diese Arbeit als zweiten Schwerpunkt mit der Entwicklung von strahlungstoleranten, vollständig digital implementierten Phasenregelschleifen (engl. all-digital PLL) für Anwendungen in Beschleunigerexperimenten. Die digitale Umsetzung traditionell mit analogen Schaltungen implementierter Funktionalität ermöglicht das Verfolgen von neuen, vielversprechenden Ansätzen zur Strahlungshärtung von Takterzeugungsschaltungen. Als letzten Aspekt beschäftigt sich die Arbeit mit einer neuartigen Klasse von transienten Strahlungseffekten in Takterzeugungsschaltungen. Der erstmalige Nachweis sowie das Erkennen der praktischen Relevanz dieses Strahlungseffektes für Systeme mit hohen Genauigkeitsanforderungen wurde dabei erst durch die im ersten Teil der Arbeit durchgeführte Entwicklung verbesserter Messverfahren ermöglicht. On-Chip-Induktivitäten wurden hierbei als strahlungsempfindliche Schaltungskomponente innerhalb eines LC-Oszillators identifiziert. Mithilfe von Experimenten an Laser- und Schwerionenbeschleunigeranlagen wurden Untersuchungen zur Charakterisierung dieses Strahlungseffektes durchgeführt. Mithilfe dieser konnte gezeigt werden, dass die Deposition von Energie innerhalb der empfindlichen Komponente zu einer temporären Änderung ihrer Impedanz führt, was die Schwingfrequenz des untersuchten Oszillators messbar beeinflusst. Abschließend werden zu diesem Themenschwerpunkt weitere zu untersuchende Aspekte herausgearbeitet, mithile derer eine vollständige Erklärung des beobachteten Strahlungseffektes und der ihm zu Grunde liegenden Mechanismen im Bereich der Halbleiterphysik angestrebt wird. KW - All-digital KW - Phase-locked loop KW - Clock-data recovery KW - High-energy physics KW - Integrated circuit KW - Phasenregelschleife KW - Hochenergiephysik KW - Datenrückgewinnung KW - Integrierte Schaltungstechnik KW - Zuverlässigkeit KW - Hochenergiephysik KW - Integrierte Schaltung KW - Taktrückgewinnung KW - Phasenregelkreis KW - Zuverlässigkeit Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-60886 ER - TY - THES A1 - Rumiantsev, Andrej T1 - On-Wafer calibration techniques enabling accurate characterization of high-performance silicon devices at the mm-wave range and beyond T1 - On-Wafer Kalibriermethoden zur präzisen Charakterisierung von High-Performance Silizium-Bauelementen im mm-Wellen Bereich und darüber N2 - This work addressed the challenges of accurate mm-wave characterization of devices fabricated in advanced semiconductor technologies. It developed the in-situ calibration solution that is easy to be implemented for silicon technologies. The new technique was verified up to 110 GHz on three difference processes: high performance SiGe:C BiCMOS from IHP Microelectronics (Germany), BiCMOS9MMW from STMicroelectronics (France), and RF CMOS 8SF from IBM Microelectronics (USA). The measurement frequency was solely limited by the capability of the test equipment. Practical results demonstrated that proposed in-situ calibration significantly outperforms the convention method independently on the process specifics and complexity. Some important aspects of the on-wafer S-parameter measurement assurance were presented as well. The discussion included the analysis of the calibration residual errors caused by the improper boundary conditions of coplanar calibration standards and the impact of the RF probe tip design. In conclusion, some suggestions for further accuracy improvement of the proposed method are given. N2 - Diese Arbeit befasst sich mit der Entwicklung der Charakterisierung von mm-Wellen-Bauelementen in der modernen Halbleitertechnologie. Es wird eine In-Situ-Kalibrierlösung entwickelt, die sich einfach in Siliziumtechnologie implementieren lässt. Dieses neue Verfahren wird für Frequenzen bis 110 GHz anhand dreier verschiedener Prozesse überprüft: High-Performance SiGe:C BiCMOS von IHP Microelectronics (Deutschland), BiCMOS9MMW von STMicroelectronics (Frankreich) und RF CMOS 8SF von IBM Microelectronics (USA). Die praktischen Ergebnisse belegen, dass die vorgeschlagene In-Situ-Kalibrierung die konventionellen Methoden unabhängig von den Spezifika und der Komplexität des Prozesses bei weitem übertrifft. Darüber hinaus werden ausgewählte, wichtige Aspekte der Messsicherheit von On-Wafer-S-Parameter-Messungen vorgestellt. Die Diskussion behandelt insbesondere die Analyse von verbleibenden Fehlern (engl. residual errors) aufgrund ungünstiger Randbedingungen für koplanare Standards und des Designs der verwendeten Messspitzen. Zusammenfassend werden Empfehlungen zur weiteren Verbesserung der Genauigkeit der vorgestellten Methode gegeben. KW - BICMOS KW - Wafer KW - Schaltungsentwurf KW - S-Parameter KW - On-Wafer Charakterisierung KW - On-Wafer Kalibriermethoden KW - BiCMOS KW - CMOS KW - S-parameters KW - On-wafer characterization KW - On-wafer calibration KW - BiCMOS KW - CMOS Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-30659 ER - TY - THES A1 - Apte, Anisha T1 - A new analytical design method of ultra-low-noise voltage controlled VHF crystal oscillators and it’s validation T1 - Eine neue analytische Entwurfsmethode für spannungsgesteuerte UKW-Quarzoszillatoren mit extrem geringem Rauschen und ihre Validierung N2 - The design of high Q oscillators, using Crystals at lower frequencies, (and dielectric resonators at much higher frequencies), has long been considered a black art. This may be due to the fact that a systematic approach with optimized design guideline for crystal oscillators could not be found after extensive literature search. In this dissertation, after analyzing the first crystal oscillator by W.G. Cady (1921), other high performance crystal oscillators will be discussed, analyzed and calculated. A single transistor crystal oscillator design as used by HP (Hewlett Packard) in one of their designs, the HP10811A is considered in this thesis for mathematical analysis and CAD (Computer aided Design) simulation. This was also measured on state-of-the-art signal source analyzer. After validation, this design is scaled to 100MHz, the frequency of interest for this dissertation. Though most designers use a single transistor based oscillator circuit, it is not an optimized design because of limited control over key design parameters such as loop gain, dc current etc. This dissertation is an attempt to overcome the limitation due to the single transistor circuit and to give a step by step procedure, explaining the significance of a two transistor design with thorough analysis and design simulation results. This two stage transistor circuit is also not yet a best solution in terms of phase noise performance and output power, and some add-on circuitry will be needed for an optimized performance. An important contribution of this work is to show that since the voltage gain is the ratio of the collector resistor and the emitter resistor, the performance is practically independent of the VHF transistor and gives better control over various parameters of the oscillator, in order to optimize the design. A grounded-base amplifier is then introduced and added for improving the isolation and the output power. Unlike most oscillators, that take the output from the collector, a novel concept introduced by Rohde [14], is incorporated here, where the crystal is used as a filter that is then connected to the grounded base amplifier, a technique which many companies have been using. This dissertation will show that this technique increases the output power without significantly affecting the phase noise. Such a validation is needed for better understanding and as per my knowledge, has not been done so far. For the oscillator, the tuning diode sensitivity and flicker noise contribution are also taken into consideration, by calibrating the mathematics and its validation is shown. Crystal resonators of the type AT and stress-compensated (SC) cut devices will be considered as they give the best performance. The one port Colpitts type oscillator is considered first and the two port two transistor design later. Both will need a post amplifier/buffer stage. A complete step by step design procedure for an optimized 100MHz crystal oscillator is then presented. For completeness, CAD Simulation and Experimental results are provided for 10 MHz, 128 MHz and 155 MHz VCO circuits. N2 - Die Entwicklung von Oszillatoren mit Resonatoren hoher Güte unter Verwendung von Schwingquarzen für niedrigeren Frequenzen (ebenso wie von dielektrischen Resonatoren bei viel höheren Frequenzen) wurde lange Zeit als schwarze Kunst angesehen. Dies kann daran liegen, dass ein systematischer Ansatz mit optimierter Entwurfsrichtlinien für ersten Quarz-Oszillators trotz umfangreicher Literaturrecherche nicht gefunden werden konnte. In dieser Dissertation werden nach der Analyse des ersten bekannten Quarz-Oszillators von W. G. Cady (1921) andere Hochleistung Quarz-Oszillators diskutiert, analysiert und berechnet. Der HP10811A ist ein Einzeltransistor-Quarz-Oszillator, wie von HP (Hewlett Packard) in einem ihrer Designs verwendet. In dieser Arbeit wird die die Schaltung mathematisch und mithilfe von Computer Aided Design Simulation (CAD) analysiert . Die Schaltung wurde auch mit einem Signalquellenanalysator nach dem neuesten Stand der Technik gemessen. Nach der Bestätigung der Daten wird dieses Design auf 100 MHz skaliert, die Frequenz, die für diese Dissertation von Interesse ist. Obwohl die meisten Entwickler eine Oszillatorschaltung auf Einzeltransistorbasis verwenden, handelt es sich nicht um ein optimiertes Design, da die Kontrolle über wichtige Designparameter wie Schleifenverstärkung, Gleichstrom usw. begrenzt ist. Diese Dissertation präsentiert einen Ansatz, die Einschränkung aufgrund der Einzeltransistorschaltung zu überwinden und zeigt eine schrittweise Vorgehensweise, in der die Bedeutung eines Zwei-Transistor-Entwurfs mit gründlichen Analyse- und Entwurfssimulationsergebnissen erläutert wird. Diese zweistufige Transistorschaltung ist jedoch noch nicht die optimale Lösung hinsichtlich des Phasenrauschens und der Ausgangsleistung, und für eine optimierte Leistung wird eine zusätzliche Schaltungen benötigt. Ein wichtiger Beitrag dieser Arbeit ist es zu zeigen, dass das Oszillator-Design durch eine Schaltungstopologie optimiert werden kann, bei der die Schleifen-Spannungsverstärkung durch das Verhältnis des Kollektorwiderstands zum Emitterwiderstand festgelegt ist. Dadurch werden die die Schaltung bestimmenden Parameter praktisch unabhängig vom VHF-Transistor, was eine bessere Kontrolle der Parameter des Oszillators ermöglicht. In der mathematischen Analyse des Oszillator werden auch die Empfindlichkeit der Abstimmdiode und der Beitrag des Flicker-Rauschens berücksichtigt und die Genauigkeit der Schaltungsberechnung verifiziert. Quarz-Resonatoren mit AT Schnitt und stressskompensierte (SC) Schnitte werden als die beste Lösung angesehen. Der Oszillator vom Colpitts-Typ mit einem “Tor” wird zuerst betrachtet und der Transistor mit zwei “Toren” später. Beide benötigen eine Nachverstärker- bzw. Pufferstufe. Anschließend wird ein vollständiges schrittweises Entwurfsverfahren für einen optimierten 100-MHz-Quarzoszillator vorgestellt. Der Vollständigkeit halber werden CAD-Simulations- und Versuchsergebnisse für 10-MHz-, 128-MHz- und 155-MHz-VCO-Schaltungen bereitgestellt. Abschließend wird ein Nachverstärker in Basisschaltung eingeführt, um die Isolation und die Ausgangsleistung zu verbessern. Im Gegensatz zu den meisten Oszillatoren, die den Ausgang vom Kollektor beziehen, wird hier ein innovatives Konzept von Rohde [14] benutzt, bei dem der Quarzresonator als Filter und Resonator verwendet wird, bevor es durch den Nachverstärker ausgekoppelt wird. Diese Technik wurde inzwischen von vielen Herstellern übernommen. Diese Dissertation zeigt, dass diese Schaltungstechnik die Ausgangsleistung erhöht, ohne das Phasenrauschen wesentlich zu beeinflussen. Dieser Nachweis ist zum besseren Verständnis erforderlich und wurde meines Wissens bisher noch nicht erbracht. KW - Quartz crystal KW - Crystal oscillator KW - Phase noise KW - Reference source KW - Voltage controlled KW - Quarzkristall KW - Kristalloszillator KW - Phasenrauschen KW - Referenzquelle KW - Spannungsgesteuert KW - Quarzoszillator KW - UKW KW - CAD Y1 - 2020 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-51386 ER - TY - THES A1 - Luo, Peng T1 - GaN HEMT modeling including trapping effects based on Chalmers model and pulsed S-parameter measurements T1 - GaN-HEMT-Modellierung unter Einschluss von Trapping-Effekten basierend auf dem Chalmers-Modell und gepulsten S-Parameter-Messungen N2 - Although GaN HEMTs are regarded as one of the most promising RF power transistor technologies thanks to their high-voltage high-speed characteristics, they are still known to be prone to trapping effects, which hamper achievable output power and linearity. Hence, accurately and efficiently modeling the trapping effects is crucial in nonlinear large-signal modeling for GaN HEMTs. This work proposes a trap model based on an industry standard large-signal model, named Chalmers model. Instead of a complex nonlinear trap description, only four constant parameters of the proposed trap model need to be determined to accurately describe the significant impacts of the trapping effects, e.g., drain-source current slump, typical kink observed in pulsed I/V characteristics, and degradation of the output power. Moreover, the extraction procedure of the trap model parameters is based on pulsed S-parameter measurements, which allow to freeze traps and isolate the trapping effects from self-heating. The model validity is tested through small- and large-signal model verification procedures. Particularly, it is shown that the use of this trap model enables a dramatical improvement of the large-signal simulation results. N2 - Obwohl GaN HEMTs wegen ihrer hohen Durchbruchspannungen und ihrer hohen Driftsättigungsgeschwindigkeit als eine der vielversprechendsten HF-Leistungstransistortechnologien angesehen werden, ist bekannt, dass sie anfällig für Trapping-Effekte sind. Diese verschlechtern die erzielbare Ausgangsleistung und die Linearität. Folglich ist die genaue und umfassende Modellierung dieser Trapping-Effekte entscheidend für ein gutes nichtlineares Großsignalmodell der GaN HEMTs. In dieser Arbeit wird ein Trap-Modell vorgestellt, das auf dem Chalmers Modell beruht, einem allgemein in kommerzieller Entwurfssoftware verfügbaren Großsignalmodell für Transistoren. Anstelle einer komplizierten nichtlinearen Trap-Modellierung müssen im von mir vorgeschlagenen Modell nur vier Parameter zur Beschreibung der wesentlichen Trap-Wirkungen bestimmt werden. Trap-Wirkungen sind hier Drain-Source-Strom-Abfall, Abknicken der gepulst gemessenen Ausgangskennlinie und Verschlechterung der Ausgangsleistung. Die Extraktion der Trap-Modell-Parameter stützt sich auf gepulst gemessene S-Parameter. Dadurch wird der Trap-Zustand bei der Messung eingefroren und Selbsterwärmung vermieden. Die Gültigkeit des Modells wird anhand von Klein- und Großsignalmessungen überprüft. Speziell wird hier gezeigt, dass durch die Verwendung meines Trap-Modells die Großsignal-Simulationsergebnisse deutlich verbessert werden. KW - GaN HEMTmodeling KW - Trapping effect modeling KW - Drain-lag effect KW - GaN HEMT Modellierung KW - Trapping-Effekt Modellierung KW - Drain-Lag Effekt KW - Galliumnitrid KW - HEMT KW - Großsignalverhalten Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-45981 ER - TY - THES A1 - Andrei, Andreea Cristina T1 - Untersuchung und Optimierung robuster und hochlinearer rauscharmer Verstärker in GaN-Technologie T1 - Analysis and optimization of rugged and high linear low-noise amplifier N2 - Die nächste Generation von integrierten Sende- und Empfangsystemen erfordert sowohl robuste rauscharme Verstärker als auch Leistungsverstärker auf einem einzelnen Chip. Die GaN-HEMT-Technologie hat bisher gezeigt, dass sie durch ihre hohen Durchbruchspannungen, die hohe Elektronenbeweglichkeit und die niedrige Rauschzahl ein guter Kandidat für die Realisierung solcher Systeme ist. Diese Arbeit beschäftigt sich mit hochlinearen und robusten rauscharmen Verstärkern, welche in Sender-Empfänger-Systeme integriert werden können. Zuerst wird der GaN HEMT charakterisiert. Die Eigenschaften von Transistoren werden während des Burn-in Prozesses und gepulster Anregung mit hoher Überlast am Eingang analysiert. Damit werden die Grundlagen für das Verständnis des Verhaltens eines Verstärkers während und nach der Übersteuerung am Eingang gelegt. Der Hauptteil dieser Arbeit zeigt die Entwicklung und die Charakterisierung von robusten rauscharmen Verstärkern. Darüber hinaus wird ein neues Konzept für die Steigerung der Robustheit entwickelt, gemessen und charakterisiert. Das Konzept verwendet eine neuartige Zusammenschaltung zweier Transistoren am Verstärkereingang, wodurch die Spannungsfestigkeit gegenüber hohen Leistungspegeln gesteigert wird. Damit konnten Höchstwerte von +44dBm mit CW-Anregung und +47dBm mit gepulster Anregung am Verstärkereingang ohne Beschädigung demonstriert werden. N2 - The next generation of integrated transceivers requires low-noise amplifier as well as power amplifier on a single chip. GaN HEMTs show high breakdown voltages and power handling capabilities, as well as a low noise figure, therefore they are an ideal candidate for RF front-ends. The thesis analyses highly linear and rugged low-noise amplifiers, which can be integrated on transceivers. GaN HEMT properties are analyzed during burn-in and pulsed input overdrive. This provides a fundamental understanding for amplifier behaviour during and after input power overdrive. The main part of the thesis addresses the development and the characterization of rugged low-noise amplifiers. Beyond that a new concept for the ruggedness improvement is developed, measured and characterized. This concept uses a novel interconnection topology between two transistors at the amplifier’s input, which enhances the LNA’s ruggedness against high input power levels. It could be demonstrated that the LNA can withstand peak input power values higher than +44dBm using CW signal and +47dBm with a pulsed signal at the amplifier’s input without damage. KW - GaN HEMT KW - Rauscharme Verstärker KW - Robustheit KW - Stacked Verstärker KW - Übersteuerung mit hoher Eingangsleistung KW - GaN HEMT KW - Low noise amplifier KW - Ruggedness KW - Stacked amplifier KW - Input power overdrive KW - Rauscharmer Verstärker KW - Galliumnitrid KW - HEMT KW - Robuste Regelung Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-44782 ER - TY - THES A1 - Pashmineh Azar, Sara Toktam T1 - Design and analysis of integrated CMOS high-voltage drivers in low-voltage technologies T1 - Entwurf und Analyse von Integrierten CMOS Hochspannungs-Treibern in Niederspannungs-Technologien N2 - With scaling technology, the nominal I/O voltage of standard transistors has been reduced from 5.0 V in 0.25-um processes to 2.5 V in 65-nm. However, the supply voltages of some applications cannot be reduced at the same rate as that of shrinking technologies. Since high-voltage (HV-) compatible transistors are not available for some recent technologies and need time to be designed after developing a new process technology, designing HV-circuits based on stacked transistors has better benefits because such circuits offer technology independence and full integration with digital circuits to provide system on-chip solutions. However, the HV-circuits, especially HV-drivers, which are used for switching circuits, have a low efficiency because of the high on-resistance resulted by the stacked transistors. Therefore, the main goal of this work is to design HV-drivers with a minimum on- resistance. To achieve this goal, initially, the gate voltage of each N-stacked transistor is calculated for driving the maximum current in the pull-up and pull-down paths of the HV-driver for various supply voltages. This calculation is performed using the computer algebra system MAXIMA. Regarding the results, which are presented in mathematical formulae, a circuit design methodology is presented to design a circuit to provide the required gate voltage of the each stacked nMOS or pMOS transistor of an HV-driver. Based on this design methodology, a 2-stacked and a 3-stacked CMOS HV-driver is designed in 65-nm TSMC with I/O standard transistors with a nominal voltage of 2.5 V. The simulation results show that the provided gate voltages track approximately the ideal values. In comparison to prior work, the pull-up on-resistances of these HV-drivers are improved about 36% for the maximum allowed supply voltages of 5.0 V and 7.5 V and the pull-down on-resistances have an improvement of 40% and 46%, respectively. For switching a buck converter, the designed 3-stacked CMOS HV-driver is optimised by increasing the number of transistors in each stack. The circuit defined as 3HVDv1 with an area of about 0.187 mm2 is implemented and fabricated on chips using two different package technologies: chip-in-package and chip-on-board. The parasitic effects of bond wires and packaging are discussed in detail. In addition to this main goal, 3- and a 4-stacked CMOS HV-drivers, 3HVDv2 and 4HVDv3, are designed in view of the drawbacks identified during the design, implementation, simulations and measurements; however, the second design (4HVDv3) is an improved form of the first one (3HVDv2). This HV-driver, 4HVDv3, has improved benefits compared to the other designed circuits and also the common HV-drivers, because it can be applied for supply voltages ranging from 3.5 V to 7.5 V. This range is extended by 66%; no reference voltages are required since the regulating of the stacked main transistors is achieved by using a self-biasing cascade method. N2 - Mit der Skalierung der CMOS-Technologie wurde die Nominal-Spannung der I/O Transistoren von 5,0 V in 0,25-um Prozess auf 2,5 V in 65-nm reduziert. Es kann jedoch nicht die Versorgungsspannung von einigen Anwendungen mit derselben Rate verringert werden. Daher werden hochspannungskompatible Transistoren für die Schaltungsentwicklung eingesetzt, aber diese speziellen Komponenten sind noch nicht für die neuentwickelten Technologien verfügbar und werden erst in einiger Zeit einsatzbereit sein. Daher ist die Kaskadierung von einzelnen Standard MOS-Transistoren vorteilhaft, da nicht nur eine erhöhte Spannungsfestigkeit erreicht wird, sondern diese Methode Technologie- Unabhängigkeit bietet und volle Integration mit digitalen Schaltungen, System-On-Chip, ermöglicht. Jedoch haben die Hochspannungs- (HV-) Schaltungen basierend auf dieser Methode, wie Treiber, die Abwärtswandler umschalten, einen niedrigen Wirkungsgrad aufgrund des hohen On-Widerstandes durch die gestapelten Transistoren. Das Ziel dieser Arbeit ist, einen HV-Treiber mit einem minimalen On-Widerstand zu entwickeln. Um das zu erreichen, wird zuerst die Gate-Spannung jedes gestapelten Transistors zum Antreiben mit dem maximalen Strom im Pull-up und Pull-down-Pfad des HV-Treibers für verschiedene Versorgungsspannungen berechnet. Diese Berechnung wird mit Hilfe des Computer-Algebra-Systems MAXIMA durchgeführt. Im Hinblick auf die Ergebnisse, die in mathematischen Formeln erfolgen, wird eine Methodologie für Schaltungsentwürfe dargestellt, um die erforderten Gate-Spannungen zu generieren. Auf Basis dieser Design-Methodik, wird ein 2- und ein 3-fach gestapelter CMOS HV-Treiber in 65-nm-TSMC Technologie mit I/O-Standard-Transistoren mit einer Nennspannung von 2,5 V entworfen. Die Simulationsergebnisse zeigen, dass die generierten Gate-Spannungen in etwa den Idealwerten entsprechen. Für die maximal zulässigen Versorgungsspannungen von 5,0 V und 7,5 V, sind die Pull-up On-Widerstände der entwickelten HV-Treiber etwa 36% und die Pull-down On-Widerstände 40% und 46% im Vergleich zu einer früher veröffentlichten Arbeit verbessert. Für die Umschaltung eines Abwärtswandlers wird der entworfene 3-fach gestapelte CMOS HV-Treiber durch Erhöhung der Transistoren-Anzahl in jedem Stapel optimiert, und als 3HVDv1 definiert. Die Schaltung hat eine Fläche von etwa 0.187 mm² und ist auf Chips implementiert. Zwei verschiedene Gehäusetechnologien (Chip-in-Package und Chip-on-Board) wurden gefertigt. Neben diesem Hauptziel, verbesserte 3- und 4-fach gestapelte CMOS HV-Treiber, 3HVDv2 und 4HVDv3, zu entwerfen; ist jedoch der zweite Treiber eine verbesserte Form des ersten und kann für Versorgungsspannungen im Bereich von 3,5 V bis 7,5 V, der eine Erweiterung von 66% im Vergleich zu üblichen Treiber aufweist, angewendet werden. Aufgrund des Selbstvorspannungs-Verfahren, werden die Haupttransistoren des Treibers ohne zusätzliche Referenzspannung für die aktive Pull-Down und Pull-Up Zustände reguliert. KW - Integrated CMOS KW - High-Voltage KW - Driver KW - Buck-Converter KW - Integrierte CMOS KW - Hochspannung KW - Treiber KW - Abwärtswandler KW - CMOS-Schaltung KW - Abwärtsumsetzer KW - Hochspannung KW - Treiberschaltung Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-42515 ER - TY - THES A1 - Griebel, Wolfgang T1 - Weltraumgeeignete 5MHz Quarzoszillatoren mit maximaler Stabilität zwischen 1 und 10 Sekunden T1 - Space Qualified 5MHz Crystal Oscillators with Maximum Stability between 1 and 10 Seconds N2 - The dissertation covers the physical, design, simulation and measurement aspects of extremely high Q precision oscillators for space applications. Existing design approaches and methods are evaluated, and it is shown that only physically complete models can deliver a good agreement between theory and experiments. A prototype was built showing very good phase noise and stability. N2 - Diese Dissertation behandelt die physikalischen, Design, Simulations- und Meßprobleme die bei weltraumtauglichen Präzisionsoszillatoren mit extrem hoher Güte auftreten. Bestehende Designansätze wurden evaluiert, und es wurde gezeigt, daß nur physikalisch vollständige Modelle eine zufriedenstellende Übereinstimmung zwischen Theorie und dem Experiment ermöglichen können. Ein Prototyp mit sehr guter Stabilität und extrem niedrigem Phasenrauschen wurde erstellt. KW - Phase Noise KW - Crystal Oscillator KW - Nonlinear KW - Design Method KW - Allen Variance KW - Phasenrauschen KW - Quarzoszillator KW - Nichtlinear KW - Entwurfsmethode KW - Allen Varianz KW - Quarzoszillator KW - Raumfahrt KW - Phasenrauschen KW - Systementwurf Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-55204 ER - TY - THES A1 - Poddar, Ajay T1 - Slow wave resonator based tunable multi‐band multi‐mode injection‐locked oscillators T1 - Multiband multimode Injection-locked Oszillatoren mit Slow-Wave Resonatoren N2 - In modern information technology, increasingly powerful electronic circuits are required for the targeted generation of complex signals with well-defined amplitudes and phases. In circuits of this type, oscillators frequently form the central element because of its phase noise and stability, which essentially determines the achievable precision in the signal generation. Further requirements are derived from the electronic definability of the signal properties and the operational behavior of the oscillators. Conventional oscillator circuit models autonomous circuits, mainly consist of a passive frequency-selective or phase-selective network and an active amplifier element, which together produce an oscillatory circuit via a suitable feedback. At first glance, the circuit topology seems to be quite simple, and can often be explained quite visibly. However, when it comes to describing in particular the very important phase noise dynamics and stability of oscillators, it very soon becomes apparent that highly complex structures are involved. A fundamental difficulty in the theoretical description arises due to the non-linear behavior of oscillators, the understanding of which is crucial for a reliable description of jitter and oscillator phase noise. The resonant condition of oscillators arises due to the fact that the noise in the oscillator circuit is always present in the system, which is amplified in a frequency-selective manner to the extent that a stable oscillation arises at most at a fixed frequency because of non-linear limitation of the amplification. The frequency selectivity arises due to the frequency selectivity or phase selectivity of the passive feedback path. The non-linear limitation of the amplification in the oscillator normally results in a very reliable control of the amplitude noise of the output oscillation. It is well understood that any particular oscillator’s phase noise could be improved by increasing the generated signal amplitude or increasing the quality factor of the resonant network. Increasing the signal level is limited by the utilized supply voltage or the break down limits of transistors and cannot be increased further to improve the phase noise. Accordingly, the remaining phase noise, which can normally be minimized via resonating circuits with pronounced phase selectivity and therefore a high quality factor resonator, is of great importance for oscillators. Traditional high Q-factor resonators (ceramic resonator, surface acoustic wave, bulk acoustic wave, dielectric resonator, YIG resonator, Whispering gallery mode resonator, Optoelectronic resonator, etc.) are usually 3-dimensional structures and bulky for both handheld and test-measurement equipments and does not offer integration using current foundry technology. The current and later generation wireless communication market is pushing the need for miniaturization to its limits. Printed coupled transmission line resonator is a promising alternative due to its ease of integration and compatibility with planar fabrication processes but limited by its large physical size and low quality factor, making it a challenging choice to design low phase-noise oscillators. This problem is more prominent in integrated circuits (ICs) where high degrees of thin conductor losses reduce the quality factor by orders of magnitude compared to hybrid circuit technologies. This thesis describes the design and investigation of a variation of printed resonators using Möbius slow-wave and Metamaterial structures for the applications in oscillator circuits. A novel Möbius slow-wave mode-coupled structure offers additional degrees of freedom (higher Q-factor and multi-band characteristics for a given physical size) as compared to conventional transmission line printed resonators. A design study has been carried out to optimize the phase noise performance by using the novel resonant structures (mode-coupled, slow-wave, Möbius strips, evanescent mode, negative index material-Metamaterial) in conjunction with mode locking and injection locking for improving the overall performances, beyond the limits imposed by conventional limitations. The thesis also covers a broad spectrum of research on DRO and OEO ranging from practical aspects of circuit implementation and measurement, including the modeling of optical fiber delay line used as a thermally stable high Q-factor resonator structure. This thesis is research work carried out from 2004-2014, organized in 11 chapters, theoretical and experimental results documented by a range of specific measurement results and substantiated by over 200 scientific publications over dozen patents. The Metamaterial Möbius technology discussed in this thesis can open new era in the field of imaging, sensors, cloaking, energy harvesting and energy efficient microwave circuit and system Solutions. N2 - Die moderne Informationstechnologie benötigt immer leistungsfähigere elektronische Schaltungen, um komplexe Signale in Betrag und Phase in hoher Güte generieren zu können. Ein zentrales Bauteil dieser Kommunikationssysteme sind Oszillatoren, deren Phasenrauschen und -Stabilität die erreichbare Präzision der Signalgewinnung wesentlich bestimmen. Weitere Anforderungen können aus den elektrischen Eigenschaften der Signale und dem Betriebsverhalten der Oszillatoren abgeleitet werden. Konventionelle Modelle autonomer Oszillatorschaltungen beruhen in der Regel auf einem passiven frequenz- oder phasenselektiven Netzwerk und einem aktiven Verstärker, die durch Rückkopplung zum Schwingen gebracht werden. Auf den ersten Blick erscheint dieses Konzept einfach und leicht erklärbar zu sein. Im Hinblick jedoch zum Beispiel auf die sehr wichtigen Aspekte des Phasenrauschens und der Stabilität von Oszillatoren wird schnell deutlich, wie komplex diese dynamischen in Wirklichkeit Prozesse sind. Eine grundlegende Schwierigkeit für die theoretische Untersuchung besteht darin, dass es sich um nichtlineare Vorgänge handelt, deren Verständnis für die Beschreibung von Jitter und Phasenrauschen unabdingbar ist. Das im System präsente Rauschen ist letztendlich die Ursache für das Anschwingen des Oszillators, wenn es verstärkt und frequenzselektiv rückgekoppelt wird, bis die Amplitude des Signals wegen der Nichtlinearitäten des Verstärkers begrenzt wird. Die Frequenzselektivität wird dabei durch die Frequenz- oder Phasenselektivität der Rückkopplung bestimmt. Amplitudenrauschen wird dem hingegen in der Regel durch nichtlineare Sättigung des Verstärkers begrenzt und ist gut kontrollierbar. Bekanntlich kann das Phasenrauschen eines Oszillators verbessert werden, indem entweder der Signalpegel erhöht oder die Güte des Resonanzkreises verbessert wird. Eine Erhöhung des Signalpegels findet ihre Begrenzung in der verfügbaren Versorgungsspannung oder der Durchbruchsspannung der Transistoren. Daher kommt der Frequenzselektivität, oder Güte, des Resonators entscheidende Bedeutung zu. Traditionelle hochgütige Resonatoren wie z.B. dielektische, YIG, Whispering Gallery oder optoelektronische Resonatoren sind diskrete Bauelemente, zu unhandlich für den mobilen Einsatz und einer Integration in übliche Schaltungstechnologien nicht zugänglich. Die Mobilkommunikation hingegen verlangt nach immer weiterer Miniaturisierung. Einfach in gängige Schaltungstechnologien zu integrieren sind gekoppelte Leitungsresonatoren, die aber ebenfalls große Strukturen darstellen und nur geringe Güten realisieren lassen. Diese Schwierigkeiten verstärken sich noch, wenn Leitungsresonatoren in integrierten Schaltungen zum Einsatz kommen sollen. Aufgrund der dünnen verlustbehafteten Leitungen sind die erreichbaren Güten auf dem Chip um Größenordnungen schlechter als bei hybriden Technologien. So bleiben Resonatoren für Oszillatoren nach wie vor Gegenstand der Forschung. In dieser Arbeit werden verschiedene Ansätze für planare Leitungsresonatoren für Oszillatoranwendungen vorgestellt und untersucht, die auf innovativen Konzepten von Slow-Wave Möbius und Metamaterial-Topologien beruhen. Die neue auf einer Möbius-Schleife basierende Topologie eines Slow-Wave moden-gekoppelten Resonators eröffnet neue Freiheitsgrade (höhere Güte und multi-band-Resonanz bei reduzierten Abmaßen) verglichen zu konventionellen planaren Leitungsresonatoren. Diese Arbeit stellt einen Ansatz vor zur Optimierung des Phasenrauschens eines Oszillators unter Verwendung neuartiger Resonatorstrukturen (basierend auf Modenkopplung, slow-wave und evaneszenten Moden, Möbius und linkshändigen Metamaterial Konzepten) verbunden mit Mode-Locking und Injection-Locking-Konzepten, der eine deutliche Verbesserung der Oszillatoreigenschaften gegenüber konventionellen Konzepten ermöglicht. Zudem wird ein breites Spektrum von Untersuchungen von DRO- und OEO-basierten Oszillatoren behandelt, vom praktischen Aspekt des Schaltungsaufbaus und der Messung bis hin zur Modellierung von optischen Verzögerungsleitungen, die als thermisch stabile Resonatoren hoher Güte einsetzbar sind. Die Arbeit behandelt Forschungsergebnisse, die in den Jahren 2004-2014 erzielt worden sind in 11 Kapiteln. Theoretische Untersuchungen wurden experimentell verifiziert. Im Zuge dieser Arbeit wurden über 200 wissenschaftliche Publikationen veröffentlicht und mehr als ein Dutzend Patente angemeldet. Der in dieser Arbeit vorgestellte Ansatz für Metameterial-Möbius-Resonatoren kann eine neue Ära in der Gebieten bildgebender Radare, der Sensorik, der Tarnkappentechnik, des Energy Harvesting und der energieeffizienten Mikrowellenschaltungen und Systeme eröffnen. KW - Oszillator KW - Resonator KW - Möbius KW - Phasenrauschen KW - Oscillator KW - Phase noise KW - Möbius KW - Resonator KW - Oszillatorschaltung KW - Resonator Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-31936 ER - TY - THES A1 - Beleniotis, Petros T1 - Physics-based trap modeling of GaN HEMTs T1 - Physikbasierte Trap-Modellierung von GaN-HEMTs N2 - Gallium nitride (GaN) high-electron-mobility transistors (HEMTs) have emerged as the preferred choice for telecommunication system designs, owing to their superior power levels compared to their silicon counterparts, especially at high frequencies and in harsh environments. Despite these advantages, reliable GaN HEMTs have been impeded by challenges such as electron trapping, which significantly impairs transistor functionality. Accurately modeling these effects is essential for the successful deployment of GaN-based designs. Over the past 15 years, the focus has been on empirical models suitable for circuit design. These models often result in a disconnect between modeling and technological advancements, thereby limiting further optimization of device performance. This study presents a novel trap model for GaN HEMTs that combines accuracy with physical principles. The model is broadly applicable, enabling the simulation of current collapse and knee walkout under various bias conditions, and is adaptable to RF applications with exceptional accuracy, through different trap-circuit configurations. The first model configuration is effective in simulating small- and large-signal continuous-wave (CW) RF measurements. It accurately mimics the slow response of electrons in traps to voltage reductions, ensuring efficient performance in simulations where traps maintain a steady state. Its accuracy has been validated through multiple measurements, including pulsed IV, S-parameter measurements, RF power sweeps, and load pull contours. Its development was enhanced by integrating experimental data and theoretical insights, which improved its accuracy and facilitated the development of additional analytical tools, such as statistical and compact modeling for trap localization. The second configuration is advantageous for pulsed RF and switching applications, as well as high-temperature environments. This configuration enables precise characterization of the swift capture time constant, a capability previously unattainable with conventional measurement techniques. Its development followed a systematic approach, beginning with the characterization of trap levels within the band gap of the devices, followed by the application of TCAD simulations to locate the position of traps and assess their impact on device performance. Ultimately, the second trap model configuration incorporates Shockley-Read-Hall (SRH) statistics to model temperature- and bias-dependent trapping, aiming to simulate the slow gate-induced trapping observed in rugged GaN-based low-noise amplifiers (LNAs). The inclusion of SRH statistics addresses significant challenges in GaN HEMT trap modeling. N2 - Galliumnitrid (GaN) High-Electron-Mobility-Transistoren (HEMT) haben sich als vorteilhaft für die Entwicklung von Telekommunikationssystemen herausgestellt, da sie im Vergleich zu Silizium eine höhere Leistung aufweisen, insbesondere bei hohen Frequenzen und in rauen Umgebungen. Trotz dieser Vorteile wird die Zuverlässigkeit von GaN-HEMTs durch Probleme wie Elektroneneinfang in Traps behindert, welches die Transistorfunktion erheblich beeinträchtigt. Die genaue Modellierung dieser Effekte ist für den erfolgreichen Einsatz in GaN-basierten Schaltungen unerlässlich. In den letzten 15 Jahren lag der Schwerpunkt auf empirischen Modellen. Diese Modelle führen häufig zu einer Diskrepanz zwischen der Modellierung und dem realen Verhalten infolge der technologischen Fortschritte, was die weitere Optimierung der Bauelementleistung einschränkt. In dieser Studie wird ein neuartiges Trap-Modell für GaN-HEMTs vorgestellt, das Genauigkeit mit physikalischen Prinzipien verbindet. Das Modell ist vielfältig anwendbar und ermöglicht die Simulation des Stromkollapses und des Knee-walkouts bei verschiedenen Vorspannungsbedingungen. Es ist durch unterschiedliche Modellkonfigurationen mit hoher Genauigkeit für spezielle HF-Anwendungen anpassbar. Die erste Modellkonfiguration eignet sich für die Simulation von HF-Messungen mit kleinen und großen Signalen im Dauerstrichbetrieb. Sie ahmt die langsame Reaktion von Elektronen in Traps auf Spannungsreduzierungen genau nach und gewährleistet eine effiziente Beschreibung des elektrischen Verhaltens, wenn die Traps ihren Ladezustand beibehalten. Die Modellgenauigkeit wurde durch mehrere Messungen überprüft, darunter durch gepulste Strom-Spannungs- und S-Parameter-Messungen, HF-Leistungsvariations- und Load-Pull Kontur-Messungen. Die zweite Modellkonfiguration ist vorteilhaft für gepulste HF- und Schaltanwendungen sowie für Hochtemperaturumgebungen. Diese Konfiguration ermöglicht eine präzise Beschreibung der schnellen Einfangzeitkonstante der Traps, eine Fähigkeit, die bisher bei konventionellen Messtechniken nicht verfügbar war. Die Entwicklung folgte einem systematischen Ansatz, beginnend mit der Charakterisierung der Trapenniveaus innerhalb Bandlücke der Halbleiterbauelemente, gefolgt von der Anwendung von TCAD-Simulationen zur räumlichen Lokalisierung der Traps und zur Bewertung ihrer Auswirkungen auf die Bauelementfunktion. Letztendlich beinhaltet die zweite Modellkonfiguration die Shockley-Read-Hall(SRH)-Statistik, um temperatur- und vorspannungsabhängiges Trapping zu modellieren, mit dem Ziel, das langsame Gate-induzierte Trapping zu simulieren, das in robusten rauscharmen GaN-Verstärkern (LNAs) beobachtet wird. Durch die Einbeziehung der SRH-Statistik wird den erheblichen Herausforderungen bei der Modellierung von GaN-HEMT-Traps entsprochen. KW - Shockley-Read-Hall KW - GaN HEMT KW - Microwaves KW - Compact models KW - Trapping effects KW - Mikrowellen KW - Kompaktmodelle KW - Trapping-Effekte KW - HEMT KW - Galliumnitrid KW - Mikrowelle KW - Modellierung KW - Elektron Y1 - 2025 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-69331 ER -