TY - THES A1 - Müller, Sebastian T1 - Software-basierte Rekonfiguration in statisch geplanten Mehrkernsystemen zur Behandlung permanenter Fehler T1 - Software-Based Self-Repair of Statically Scheduled Multi-Core Systems for Handling Permanent Faults N2 - In zukünftigen eingebetteten Systemen ist bei zunehmender Integrationsdichte mit einer abnehmenden Zuverlässigkeit zu rechnen. Insbesondere lang laufende Systeme werden mit fortschreitender Zeit Alterungserscheinungen aufweisen, die sich durch den permanenten Ausfall einzelner Komponenten bemerkbar machen. Um die Funktionstüchtigkeit solcher Systeme auch für einen langen Zeitraum zu gewährleisten, sind Funktionen erforderlich, die die Erkennung, Lokalisierung und Behandlung solcher permanenter Fehler erlauben. Diese Funktionen sind dabei in das System zu integrieren. Es existieren dafür bereits verschiedene Ansätze auf unterschiedlichen Systemebenen. Das Spektrum solcher Ansätze reicht von einer Reparatur auf Transistorebene über die Reparatur einzelner Komponenten, die aus einigen dutzend bis einigen tausend Transistoren bestehen, bis hin zu Reparaturansätzen, die komplette Prozessorkerne in einem System ersetzen. Jeder Ansatz hat dabei seine spezifischen Vor- und Nachteile. Das betrifft insbesondere den Aufwand zur Administration der Reparatur sowie die Anwendbarkeit auf beliebige Hardwarestrukturen. Bisher wurden die Reparaturmethoden isoliert entwickelt. In Systemen mit zunehmender Komplexität wird jedoch ein hierarchischer Ansatz benötigt, der die existierenden Techniken ebenenübergreifend verbindet. Dadurch kann eine Zerlegung des Systems in verschiedene Gruppen vorgenommen werden, wobei für jede Gruppe eine spezifische Reparaturmethodik besonders geeignet ist. Es entsteht dadurch ein teils hierarchisch organisierter Reparaturansatz, der unterschiedliche Reparaturtechniken miteinander kombiniert. Es werden für das hierarchische Verfahren insbesondere software-basierte Reparaturansätze betrachtet, da diese nur einen geringen Administrationsaufwand in Hardware erfordern. Die Nutzung fehlerhafter Komponenten im Prozessor wird dabei durch die Anpassung des ausgeführten Programms an die aktuelle Fehlersituation vermieden. Diese Anpassung kann beispielsweise auf Systemebene, durch Verlagerung eines Programms von einem Prozessorkern auf einen anderen Kern oder auf der Ebene von Prozessorkernen, wobei die Benutzung einzelner Komponenten eines Kerns vermieden wird, erfolgen. Diese Anpassungen lassen sich durch Techniken, wie sie im Backend eines Compilers eingesetzt werden, bewerkstelligen. Die Reparatur auf den verschiedenen Ebenen erfordert dabei unterschiedlich mächtige Backends. Das reicht von einem Backend, das nur eine Ablaufplanung ändert, über ein Backend, das darüber hinaus noch die Registervergabe anpasst, bis hin zu einem Backend, das den Programmcode zweier Prozessorkerne vertauscht und an den jeweiligen Kern anpasst. Die Ausführung der software-basierten Reparatur soll dabei möglichst durch den fehlerhaften Kern selbst ausgeführt werden. In schwerwiegenden Fällen erfolgt eine administrierte Reparatur auf der Systemebene durch einen zur Reparaturzeit bestimmten Prozessorkern des Systems. Der Aufwand für entsprechende Backends sowie deren Möglichkeit zur Fehlerbehandlung werden in dieser Arbeit untersucht. N2 - Due to the shrinking feature-size of integrated circuits a lower reliability is predicted for embedded systems. The higher stress density in those circuits leads to wear-out effects, which result in a permanent fault of processor components. In order to ensure a certain quality of service for long-term systems, techniques for fault detection, localization and error handling have to be integrated into a system. Several approaches are already known for different hierarchical levels of a system. Those approaches can replace hardware structure with a size from hundred to thousands of transistors or can even exchange entire processor cores with spare-cores. Every approach has its own advantage and draw-back. The key issues are the overhead for administrating a repair and the applicability for any hardware structure of a processor. Due to the increasing complexity of modern embedded systems a hierarchical approach is required, which combines the existing techniques in one approach. This offers the possibility to separate a system into different levels. A dedicated repair method is assigned to every level of a system. This results in a hierarchical organized repair approach that combines various fault-tolerant repair methods. The developed hierarchical repair approach uses only software-based repair techniques, because the required hardware overhead for administrating a software-based repair is negligible. A permanent fault is handled by reconfiguring the application of a system in such a way that the executed tasks never use a faulty component. The reconfiguration at the core-level avoids e.g. the use of a faulty register whereas at the system-level a task is moved from a processor core to a different one. The software-based repair approach can be achieved with techniques, which are used in the back-end of a compiler. A varying set of back-ends is required for the different levels of a system. A first simple back-end adapts the scheduling of a basic block, whereas a second back-end can change the usage of registers. At the system-level a back-end is required, which adapts the program code of one core to the architecture of another core. The hierarchical repair approach is organized in such a way that a faulty core executes the software-based repair as a self-repair. In case that the self-repair fails, the repair is repeated at the system-level by an arbitrary core of the system. The thesis investigates the overhead of the software-based self-repair and the improvement of the average life-time of different fault-tolerant system configurations. KW - Zuverlässigkeit KW - Fehlertoleranz KW - Mehrkernsystem KW - Software-basierte Rekonfiguration KW - Fault-Tolerance KW - Multicore System KW - Software-based Self-Repair KW - Dependability KW - Eingebettetes System KW - Fehlertoleranz KW - Rekonfiguration Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-34916 ER - TY - THES A1 - Vörtler, Thilo T1 - Verification of software for Contiki-based low-power embedded systems using software model checking T1 - Verifikation von Anwendungen für Contiki basierende low-power eingebettete Systeme mit Hilfe von Software Model Checking N2 - The main building blocks for the internet of things are connected embedded systems. Often these systems are also used in safety critical applications. Therefore, it is particularly important that these devices work according to their specification i.e. they behave as intended. Nowadays, even for simple devices embedded operating systems as Contiki are used to simplify application development and to increase portability between different hardware platforms. The main objective of this thesis is to present a methodology for the verification of software applications written for the operation system Contiki, taking the system hardware into account. Therefore, software model checking and especially bounded model checking [BCC⁺03] is used as a technique, which allows to formally verify software for embedded systems. For verifying the software against its specification, it is also necessary to build a model of the system hardware. Thereby, the difficulty is to create a model which is detailed enough to capture the hardware behavior so that the software performs correctly, while keeping the computation effort for the verification process manageable. In this work, the drivers which communicate with the hardware are therefore replaced with abstract models during the verification process. This enables the verification based on an abstract hardware platform independent of specific hardware. A special role within embedded systems play interrupts. Interrupts are used to save power and can also be used to react on external events. Current methods for verification of interrupt driven software are based on the interleaving model and partial order reduction to reduce the size of the verification problem. This thesis argues that this method is not sufficient for software, whose behavior relies on periodically occurring interrupts. Therefore, in this thesis, a new approach called periodic interrupt modeling is introduced. This approach can be applied automatically and reduces the number of incorrect verification results due to inaccurate modeling. In addition, properties can be proven that depend on the number of occurring interrupts. Using applications for the Contiki operating system, and based on a verification flow, the approaches toward interrupt modeling are compared. N2 - Vernetzte eingebettete Systeme bilden die Grundlage für das Internet of Things (IoT). Sie arbeiten häufig autark und in sicherheitskritischen Bereichen. Deshalb ist es wichtig sicherzustellen, dass die Systeme sich korrekt, also gemäß ihrer Spezifikation, verhalten. Zur Erstellung von Software für solche Systeme werden Betriebssysteme wie Contiki verwendet, welche die Programmierung von Anwendungen vereinfachen und die Portabilität zwischen verschiedenen Hardware-Plattformen ermöglichen. In dieser Dissertation wird eine Methodik zur Verifikation von Software-Anwendungen, unter Berücksichtigung der Hardwareumgebung, für eingebettete Systeme anhand des Betriebssystems Contiki vorgestellt. Es wird die Technik des Software Model Checking [CGP00] - und dabei insbesondere Bounded Model Checking [BCC⁺03] - verwendet, welche es ermöglicht die Software eines eingebetteten Systems formal zu verifizieren. Um die Verifikation durchzuführen, muss auch die Hardware des Systems modelliert werden. Die Herausforderung hierbei ist es, die Interaktionen der Software mit der Hardware hinreichend genau abzubilden und gleichzeitig den Aufwand für die Verifikation hinsichtlich des benötigten Rechenaufwands beherrschbar zu halten. In dieser Arbeit wird deshalb ein Ansatz verwendet, der die Treiber, die auf die Hardware zu- greifen durch Softwaremodelle für die Verifikation ersetzt. Dies ermöglicht es Anwendungen für Contiki mit Hilfe einer abstrakten Verifikationsumgebung zu überprüfen. Ein besonderer Aspekt bei eingebetteten Systemen ist die Verwendung von Interrupts, welche es ermöglichen Energie, einzusparen und auf externe Ereignisse zu reagieren. In bisherigen Ansätzen zur Verifikation werden Interrupts mit dem Interleaving Modell modelliert und das Verifikationsproblem mit Hilfe von Partial Order Reduction [CGP00, BK08] reduziert. Diese Arbeit zeigt, dass dieser Ansatz für die Verifikation von Anwendungen, welche periodische Interrupts verwenden, nicht ausreichend ist. Deshalb wird mit Periodic Interrupt Modelling ein neuer Ansatz zur Modellierung von Interrupts vorgestellt. Dieser Ansatz kann automatisiert angewendet werden und verringert die Anzahl von falschen Verifikationsergebnissen aufgrund ungenauer Modellierung. Zusätzlich ist es möglich Eigenschaften zu überprüfen, die von der Häufigkeit von Interrupt-Aufrufen abhängen. Anhand des in der Arbeit entwickelten Verifikationsablaufs werden Beispielprogramme für Contiki untersucht und die Ansätze zur Interruptmodellierung verglichen. KW - Embedded Systems KW - Interrupts KW - Model Checking KW - Contiki KW - Software KW - Contiki KW - Eingebettete Systeme KW - Unterbrechungen KW - Modellprüfung KW - Software KW - Eingebettetes System KW - Interrupt KW - Bounded Model Checking KW - Software Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-44080 ER - TY - THES A1 - Vogel, Elisabeth T1 - Analyse von EM-Kartographie als Mittel zur Bestimmung von Leakage-Quellen sowie des Effektes geeigneter Gegenmaßnahmen T1 - Analysis of EM-Cartography as a mean to find leakage sources and the effect of suitable countermeasures N2 - The Internet of Things (IoT) and Wireless Sensor Networks (WSNs) are essential for today's global information society, relying on small wireless devices for networking. When these devices' functionalities or data are manipulated, the potential damage is significant. Hence, securing data transmission between these devices using cryptography is crucial. However, the security of cryptographic algorithms depends on the secrecy of cryptographic keys, which can be vulnerable due to physical accessibility. Side-channel analysis attacks can exploit this vulnerability by using physical parameters associated with the operation of cryptographic chips, such as electromagnetic radiation during cryptographic operations. In response to this challenge, the Leakage Source Cartography Tool (LSC-Tool) was developed in this thesis to expedite the analysis of electromagnetic radiation in IHP's elliptic curve cryptography designs. The LSC-Tool enables automated evaluation of sets of electromagnetic traces, obtained from different measurement positions across a cryptographic chip. The analysis results in a leakage source map (LS-map) that displays the success of electromagnetic analysis attacks at each measurement point. This tool offers a cost-effective and rapid means to assess the resistance of cryptographic designs against attacks, providing designers with insights into the most vulnerable areas of the chip and information about leakage per clock cycle. By applying the LSC-Tool, the resistance of two IHP ECC designs against horizontal differential electromagnetic analysis attacks was tested across 25 measurement positions. The statistical analysis of traces can be conducted using three methods: the least squares method, the difference-of-means-test, or the difference-of-the-mean method. The generated LS-maps show that using different methods yields distinct leakage source indications. Combining these maps enhances the attack's success rate. Notably, during this research, it became evident that the LSC-Tool could be adapted to create LS-maps for the functional blocks of ECC designs, enabling the analysis of simulated power traces for IHP ECC designs. N2 - Das Internet der Dinge (IoT) und drahtlose Sensor-Netzwerke (WSNs) sind grundlegende Konzepte für die Vernetzung der heutigen globalen Informationsgesellschaft, die auf kleinen drahtlosen Geräten basiert. Wenn die Funktionalitäten oder Daten dieser Geräte manipuliert werden, kann der potenzielle Schaden erheblich sein. Daher ist die Sicherung der Datenübertragung zwischen diesen Geräten mithilfe von Kryptografie entscheidend. Die Sicherheit kryptografischer Algorithmen hängt jedoch von der Geheimhaltung der kryptografischen Schlüssel ab, die aufgrund der physischen Zugänglichkeit anfällig sein können. Side-Channel-Angriffe können diese Anfälligkeit ausnutzen, indem sie physikalische Parameter nutzen, die mit dem Betrieb kryptografischer Chips verbunden sind, wie z. B. die elektromagnetische Strahlung während kryptografischer Operationen.Als Antwort auf diese Herausforderung wurde in dieser Arbeit das "Leakage Source Cartography Tool" (LSC-Tool) entwickelt, um die Analyse der elektromagnetischen Strahlung in den elliptischen Kurvenkryptografie-Designs des IHP zu beschleunigen. Das LSC-Tool ermöglicht die automatisierte Auswertung von Sätzen von elektromagnetischen Traces, die aus verschiedenen Messpositionen über einen kryptografischen Chip gewonnen wurden. Die Analyse führt zu einer "Leakage Source Map" (LS-Map), die den Erfolg von elektromagnetischen Analyseangriffen an jeder Messposition darstellt. Dieses Tool bietet eine kostengünstige und schnelle Möglichkeit, die Widerstandsfähigkeit kryptografischer Designs gegen Angriffe zu bewerten, und bietet Designern Einblicke in die anfälligsten Bereiche des Chips sowie Informationen über den Leakage pro Taktzyklus.Durch den Einsatz des LSC-Tools wurde der Widerstand von zwei IHP ECC-Designs gegen horizontale differentielle elektromagnetische Analyseangriffe an 25 Messpositionen getestet. Die statistische Analyse von Traces kann mit drei Methoden durchgeführt werden: der Methode der kleinsten Quadrate, dem Difference-of-means-Test oder der Difference-of-the-mean-Methode. Die generierten LS-Maps zeigen, dass die Verwendung unterschiedlicher Methoden unterschiedliche Anzeichen für Leakagestellen liefert. Die Kombination dieser Karten erhöht die Erfolgsrate des Angriffs. Beachtenswert ist, dass im Laufe dieser Forschung klar wurde, dass das LSC-Tool angepasst werden kann, um LS-Maps für die funktionellen Blöcke von ECC-Designs zu erstellen und so die Analyse simulierter Power-Traces für das IHP ECC-Designs zu ermöglichen. KW - EM-Kartographie KW - Elliptische Kurven KW - Power Analysis Angriffe KW - Seitenkanalattacke KW - Fehleranalyse KW - Kryptosystem KW - Elektromagnetische Strahlung KW - Elliptische Kurve KW - Side-channel-analysis KW - Countermeasures KW - Power analysis Y1 - 2018 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-64545 ER - TY - THES A1 - Babić, Milan T1 - GALS methodology for substrate noise reduction in mixed-signal integrated circuits T1 - GALS-Methodik zur Reduzierung des Substratrauschens in integrierten Schaltkreisen mit gemischten Signalen N2 - Mixed signal integrated circuits (MSICs) contain both analog and digital circuitry, integrated together on the same die. While this integration brings many benefits, it also gives rise to the issue of substrate noise coupling between the noisy digital circuitry and noise-sensitive analog circuitry. In order to counteract this issue, various substrate noise reduction methodologies had been developed so far. This thesis explores a new approach in substrate noise reduction – using a GALS (globally-synchronous, locally-asynchronous) design strategy for the digital part of a MSIC, in order to reduce the noise generation at its source. GALS architectures consist of several locally synchronous modules (LSMs) which communicate asynchronously to each other. By converting an initially synchronous architecture of digital circuitry into a GALS architecture, simultaneous switching noise generated by this circuitry can be reduced. While GALS had already been used for reducing other types of simultaneous switching noise, this is, to the best of the author’s knowledge, the first attempt to develop a GALS-based methodology for substrate noise reduction. In order to be able to theoretically analyze GALS-based methodologies for substrate noise suppression, corresponding models at high abstraction level for substrate noise generation and substrate noise propagation in lightly doped substrates (which is a type of substrate mostly used for MSICs) have been developed. These models have further been used for developing two new GALS-based substrate noise reduction methodologies: harmonic-balanced plesiochronous GALS partitioning (HB) and harmonic-and-area-based plesiochronous GALS partitioning with power domain separation (HAB). A theoretical analysis has shown that HB can reach substrate noise attenuation of up to 20log⁡(M), where M is the number of LSMs of the resulting GALS system. On the other hand, the attenuation achievable by HAB depends on the distribution of switching current harmonics and area among the partitions, as well as from the substrate itself. For each of the two methodologies, a suitable partitioning procedure for a practical application has been developed; these partitionig procedures have been numerically evaluated in MATLAB. HB has further been embedded within the EMIAS CAD tool, where it has been evaluated on a real design example – a wireless sensor node. A special case of HAB for low frequencies has been applied for developing a test chip called SGE (power domain Separation and Galsification Experiment). The measurements on silicon have proved the applicability of the methodology. N2 - Integrierte Schaltkreise mit gemischten Signalen (MSICs) enthalten sowohl analoge als auch digitale Schaltungen, die zusammen auf demselben Chip integriert sind. Während diese Integration viele Vorteile gewährt, führt sie anderseits zur Kopplung des Substratrauschens zwischen den rauschgenerierenden digitalen Schaltungen und rauschempfindlichen analogen Schaltungen. Um diesem Problem entgegenzuwirken, wurden bisher verschiedene Methoden zur Reduzierung des Substratrauschens entwickelt. In dieser Dissertation wird ein neuer Ansatz zur Reduzierung des Substratrauschens untersucht – Verwendung der GALS (global-asynchron, lokal-synchron) Entwicklungsstrategie für den digitalen Teil des MSICs, um die Erzeugung des Rauschens an seiner Quelle zu reduzieren. GALS Architekturen bestehen aus mehreren lokal-synchronen Modulen (LSMs), die miteinander asynchron kommunizieren. Durch Umwandlung der synchronen Architektur eines digitalen Schaltkreises in eine GALS Architektur kann das vom Schaltkreis erzeugte simultane Schaltungsrauschen signifikant reduziert werden. Während GALS schon zur Reduzierung von anderen Arten des simultanes Schaltrauschens eingesetzt wurde, ist das, nach bestem Wissen des Autors, der erste Versuch, eine GALS-basierte Methodik zur Reduzierung des Substratrauschens zu entwickeln. Um GALS-basierte Methoden zur Unterdrückung des Substratrauschens theoretisch analysieren zu können, wurden die entsprechenden Modellen zur Erzeugung des Substratrauschens und zur Übertragung des Substratrauschens durch schwach-dotierte Substrate (die meistgenutzte Art der Substrate für MSICs) auf hohem Abstraktionsniveau entwickelt. Diese Modellen wurden zur Entwicklung der zwei neuen GALS-basierten Methoden zur Reduzierung des Substratrauschens benutzt: „Harmonic-ballanced plesiochronous GALS partitioning“ (HB) und „Harmonic-and-area-based plesiochronous GALS partitioning with power domain separation“ (HAB). Eine theoretische Analyse hat gezeigt, dass durch HB eine Dämpfung des Substratrauschens bis 20log⁡(M) erreicht werden kann, wobei M die Anzahl der LSMs des resultierenden GALS Systems ist. Auf der anderen Seite, hängt die durch HAB erreichbare Dämpfung von der Verteilung der harmonischen Schwingungen des Schaltstroms und der Fläche unter den LSMs, sowie von dem Substrat ab. Zur praktischen Anwendung jeder dieser zwei Methoden wurde ein entsprechendes Verteilungsverfahren entwickelt; diese Verteilungsverfahren wurden dann in MATLAB numerisch evaluiert. HB wurde in den EMIAS CAD Werkzeug eingebunden und so auf einem Beispiel des realen Entwurfs – einem drahtlosen Sensorknoten – evaluiert. Ein Sonderfall des HABs für tiefe Frequenzen wurde angewendet, um ein Testchip namens SGE (power domain Separation and Galsification Experiment) zu entwickeln. Die Anwendbarkeit der Methode wurde durch die Messungen auf dem Silizium nachgewiesen. KW - GALS KW - Plesiochronous clocking KW - Simultaneous switching noise KW - Substrate noise KW - MSIC KW - Plesiochrones Takten KW - Simultanes Schaltrauschen KW - Substratrauschen KW - Partitionierung KW - LSM KW - GALS KW - Mixed-Signal-Schaltung KW - Rauschunterdrückung Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-57264 ER - TY - THES A1 - Hasani, Alireza T1 - High-throughput QC-LDPC codes for next-generation wireless communication systems T1 - QC-LDPC-Codes mit hohem Durchsatz für drahtlose Kommunikationssysteme der nächsten Generation N2 - Wireless communication has become an indispensable part of our life and the demand for achieving higher throughput with lower energy consumption is ever growing. The ambitious throughput of 100 Gb/s and beyond is now becoming a modest goal thanks to comprehensive advances in transmission technologies and protocols. One important aspect of these advances is with regard to channel coding methods and the ability to detect and correct errors at the receiver. Computations needed by such methods become generally more complicated as they become more powerful in their performance. This imposes a great challenge for researchers attempting to devise practical methods for encoding and decoding Forward-error Correction (FEC) techniques tailored for high-throughput scenarios. In this work we focus on high-throughput Quasi-Cyclic LDPC (QC-LDPC) codes, as they have been selected as one of the main FEC techniques for the two major next generation wireless technologies, namely Wi-Fi 6 (IEEE 802.11ax) and 5G. Our target is to develop complete encoding and decoding design for these codes in order to reach the throughput of 100 Gb/s with affordable power consumption. Toward this goal, we investigate first the appropriate encoder design for these codes which can be used at such high data-rate with reasonably low power consumption. Then we propose several novel ideas for improving the decoding performance and complexity of QC-LDPC codes. The proposed novel ideas collectively facilitate a decoder able to run at 50 Gb/s with less than 12 pJ/b energy consumption for a Latin squares QC-LDPC code. All the proposed methods are practical and implementable and their effectiveness are showcased by either Field Programmable Gate Array (FPGA) or Application-Specific Integrated Circuit (ASIC) synthesis. N2 - Drahtlose Kommunikation ist zu einem unverzichtbaren Bestandteil unseres Lebens geworden, und der Anspruch an einen höheren Durchsatz mit geringerem Energieverbrauch wächst ständig. Der ehrgeizige Durchsatz von 100 Gbit/s und mehr wird dank umfassender Fortschritte bei den Übertragungstechnologien und protokollen zu einem bescheidenen Ziel. Ein wichtiger Aspekt dieser Fortschritte betrifft die Kanalcodierungsverfahren und die Fähigkeit, Fehler am Empfänger zu erkennen und zu korrigieren. Berechnungen, die von solchen Methoden benötigt werden, werden im Allgemeinen komplizierter, da sie in ihrer Leistung leistungsfähiger werden. Dies ist eine große Herausforderung für Forscher, die versuchen, praktische Methoden zum Codieren und Decodieren von FEC Techniken zu entwickeln, die auf Szenarien mit hohem Durchsatz zugeschnitten sind. In dieser Arbeit konzentrieren wir uns auf QC-LDPC Codes mit hohem Durchsatz, da diese als eine der wichtigsten FEC Techniken für die beiden wichtigsten drahtlosen Technologien der nächsten Generation ausgewählt wurden, nämlich Wi-Fi 6 (IEEE 802.11ax) und 5G. Unser Ziel ist es, ein vollständiges Codierungs- und Decodierungsdesign für diese Codes zu entwickeln, um den Durchsatz von 100 Gbit/s bei erschwinglichem Stromverbrauch zu erreichen. Um dieses Ziel zu erreichen, untersuchen wir zunächst das geeignete Encoderdesign für diese Codes, das mit einer so hohen Datenrate bei relativ geringem Stromverbrauch verwendet werden kann. Anschließend schlagen wir einige neuartige Ideen zur Verbesserung der Decodierungsleistung und Komplexität von QC-LDPC Codes vor. Die vorgeschlagenen neuen Ideen ermöglichen gemeinsam einen Decoder, der mit 100 Gbit/s und einem Energieverbrauch von weniger als 1 pJ/b für einen Latin Squares QC LDPC Code betrieben werden kann. Alle vorgeschlagenen Methoden sind praktisch und implementierbar, und ihre Wirksamkeit wird entweder durch FPGA oder ASIC Synthese demonstriert. KW - LDPC decoding KW - High-throughput decoding KW - Belief propagation KW - LDPC-Decodierung KW - Decodierung mit hohem Durchsatz KW - Glaubensverbreitung KW - Datenfunknetz KW - Kanalcodierung KW - Low-Density-Parity-Check-Code KW - Vorwärtsfehlerkorrektur Y1 - 2021 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-58194 ER - TY - THES A1 - Kreiser, Dan T1 - Optimierung und Erweiterung des IEEE 802.15.4a UWB-Standards für den Einsatz in Automatisierungssystemen T1 - Optimization and extension of the IEEE 802.15.4a UWB standard for usage in automation systems N2 - Der Einsatz funkbasierter Steuerungs- und Überwachungssysteme wird sich in den nächsten Jahren in der Automatisierungsindustrie wesentlich erhöhen. Funkbasierte Systeme sind flexibel, das heißt skalierbar, leicht rekonfigurierbar und mobil. Außerdem sind Funksysteme kostengünstig, insbesondere bei der Wartung. Dennoch müssen diese Systeme hohen Anforderungen genügen, wie Sicherheit, Zuverlässigkeit, Energieverbrauch, Geschwindigkeit und Wirtschaftlichkeit. Besonders wichtig für den Einsatz drahtloser Funktechnologien in Automatisierungssystemen ist die harte Echtzeitfähigkeit bei Zykluszeiten im Bereich von unter 1 ms bei Netzwerkgrößen von bis zu 127 Knoten bei einer bidirektionalen Kommunikation mit einer Nutzdatenmenge von bis zu 48 Byte je Sensorknoten. Eine weitere Herausforderung ist die Integration dieser Systeme in bestehende Infrastrukturen, wo Koexistenz mit bereits vorhandenen drahtlosen Systemen ein kritischer Faktor ist. Ziel dieser Arbeit ist es, die IR-UWB Funktechnik basierend auf dem Standard IEEE 802.15.4a so zu verbessern, dass sie die hohen Anforderungen der Automatisierungsindustrie erfüllt. Dabei soll gewährleistet werden, dass die Abweichungen im Vergleich zum Standard möglichst gering ausfallen und dass die Vorgaben der Regulierungsbehörden nicht verletzt werden. Diese Anforderungen begrenzen die Möglichkeiten der Optimierungen stark, was die Aufgabe noch schwieriger macht, aber zugleich wird damit sichergestellt, dass die Lösungen auch in realen Systemen eingesetzt werden können. In dieser Arbeit wurden sowohl komplexe theoretische Ansätze als auch Optimierungen der Implementierung ausgearbeitet, in Matlab simuliert und in einem FPGA implementiert. Anschließend wurde ein ASIC gefertigt. Um die hohen zeitlichen Anforderungen zu erfüllen, wurden die einzelnen Teile des UWB-Frames optimiert. Um dies zu erreichen mussten neue Synchronisations- und Datenübertragungs-Verfahren entwickelt werden. Dieses Verfahren ermöglicht eine parallele bidirektionale Kommunikation mit einer variablen Anzahl an Sensorknoten (bis zu 127). Eine Kombination verschiedener Fehlerkorrekturverfahren (Reed-Solomon-Code und Hamming-Code) wurde untersucht, um die Zuverlässigkeit zu erhöhen. Zusätzlich wurde ein Fehlerkorrekturverfahren für ternäre Impulssequenzen mit geringem Overhead ausgearbeitet. Dieses Verfahren erlaubt eine ausreichend gute Fehlerkorrektur und erlaubt im Gegensatz zu der Fehlerkorrektur mit dem Reed-Solomon-Code das Einhalten der zeitlichen Anforderungen. Das Hauptergebnis dieser Arbeit ist ein für IR-UWB optimiertes Übertragungskonzept, welches eine zuverlässige und energieeffiziente Datenübertragung von unter 1 ms für einen Master und 127 Slaves ermöglicht. Teile dieses Verfahrens wurden in Hardware gefertigt und experimentell evaluiert. Wenn alle vorgeschlagenen Optimierungen verwendet werden, kann die Zykluszeit im Vergleich zum IEEE 802.15.4a Standard, um 95% reduziert werden. Der Energieverbrauch des gesamten Netzwerkes sinkt dabei um 65%. Einige der vorgeschlagenen Verbesserungen wurden implementiert und für die übrigen wurde gezeigt, wie sie implementiert werden können. Der Einfluss weiterer Faktoren, wie die Umschaltzeit zwischen Sender und Empfänger, und deren Auswirkungen auf den Energieverbrauch wurden untersucht. Im Rahmen dieser Doktorarbeit entstand eine standardkonforme IR-UWB Einzelchiplösung, die um Eigenschaften erweitert wurde, die vom Standard, abweichen, aber notwendig sind um die Anforderungen der Automatisierungsindustrie zu erfüllen. Die gefertigte Variante der Einzelchiplösung enthält nicht alle in dieser Arbeit vorgeschlagenen Optimierungen, ist aber dennoch in der Lage die Zykluszeit um 57% zu verkürzen. Obwohl dieser Chip viele zusätzliche Features bietet, wurde die Komplexität und somit auch die benötigte Chipfläche um 43% reduziert. N2 - The use of radio-based systems in the automation industry will increase in the next years. Radio-based systems offer a number of advantages compared to wired systems, such as flexible network topology, mobility, and lower maintenance cost. However, such systems need to meet high standards of safety, reliability, power consumption, speed and cost. The main requirement of wireless communication in this area is the hard real-time capability with cycle times under 1 ms for a network size of up to 127 sensor nodes and a bidirectional data transmission of up to 48 bytes per sensor node. Another challenge is the integration of these systems into existing infrastructures where coexistence with already present wireless systems is a crucial point. The aim of this work is to empower IR-UWB to fulfill the demanding parameters of automation control based on the IEEE 802.15.4a standard while not violating regulations for UWB. These conditions have a serious impact on optimizations that can be done making this endeavor even more demanding, but ensuring at the same time that the solutions can be used in real systems. In this work, both complex theoretical and practical implementation approaches are elaborated. Some of these approaches were simulated in Matlab, implemented in hardware (FPGA) and an ASIC has been produced. In order to fulfill the high requirements a lot of effort was put into the reduction of the main parts of the UWB communication. To achieve this, a new synchronization method as well as new data transmission method have been developed and optimized. This new scheme supports bidirectional communication with several nodes (up to 127) in parallel. A combination of Forward-Error-Correction methods (Reed-Solomon-Code and Hamming-Code) has been investigated to increase the reliability. In addition an innovative method with a small overhead for correcting errors in pulse sequences has been developed as well. Contrary to the Reed-Solomon-Code, this method makes it possible to fulfill the timing requirements. The result of this work is an optimized transmission concept for UWB. It allows in combination with custom hardware ranging and a reliable, energy-efficient data transmission. The transmission time is less than 1 ms in a network consisting of a master and 127 slaves. If all optimizations proposed in this work are applied, the transmission time for a complete cycle can be reduced by 95% compared to the IEEE 802.15.4a standard. The energy consumption for the whole network can be reduced by 65%. Some of these improvements have been implemented and for others it is shown how they could be implemented. The impact on the energy consumption of factors like switching time between transmitter and receiver have been analyzed. In the course of this work, a single-chip solution has been developed which is compliant with IEEE 802.15.4a standard. It is optimized through some proprietary extensions regarding its potential use in the automation industry. This chip does not contain all proposed optimizations but is capable of reducing the transmission time of a cycle by 57%. Even with these additional features the complexity has been considerably reduced so that the used area could be reduced by 43%. KW - UWB KW - Synchronisierung KW - Automatisierungssystem KW - Vollduplex KW - Zuverlässig KW - IEEE.802.15.4a KW - Synchronization KW - Broadcast KW - Multicast KW - Ultraweitband KW - Synchronisierung KW - Automatisierungssystem KW - IEEE 802.15.4 Y1 - 2015 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-38703 ER - TY - THES A1 - Misera, Silvio André T1 - Simulation von Fehlern in digitalen Schaltungen mit SystemC T1 - Simulation of faults in digital hardware with SystemC N2 - Elektronische Systeme sind in vielen Bereichen des täglichen Lebens zur Selbstverständlichkeit geworden. Dabei werden diese zunehmend komplexer und leistungsfähiger. Für den Entwurf entstehen dadurch Herausforderungen, die z. B. zunehmend mit Hilfe von SystemC gelöst werden. SystemC, eine C++- Klassenbibliothek, erlaubt die Modellierung von Hardwarekomponenten in einer Programmiersprache, wie sie zuvor nur mittels spezieller Hardwarebeschreibungssprachen möglich war. Die Simulation des Systems im Zusammenhang mit Fehlererscheinungen ist ein wichtiger Schritt für den Zuverlässigkeitsnachweis. Für die Simulation von Fehlern ergeben sich dabei im wesentlichen zwei Einsatzbereiche. Zum einen ist es die Fehlersimulation, welche Testmuster hinsichtlich ihrer Effektivität für den Produktionstest beurteilt. Zum anderen dient sie, häufig als simulierte Fehlerinjektion bezeichnet, dem Nachweis der Fehlertoleranz oder des Systemverhaltens im Betrieb. In dieser Arbeit werden erstmals verschiedene Aspekte und Strategien zur Simulation von Fehlern in digitalen Schaltungen als SystemC-Beschreibungen methodisch untersucht. Vorteile mit der Verwendung von SystemC bestehen z. B. in der Verwendung eines einheitlichen Beschreibungsmittels in einem durchgängigen Ablauf und in der Möglichkeit einer schnellen Ausführung. Voraussetzung für die Simulation von Hardware ist eine entsprechende Modellierungsmöglichkeit. Neben der Betrachtung der Register-Transfer- und Gatterebene wird eine neue Modellierung auf der Schalterebene präsentiert. Der Vorteil liegt hierbei in einer höheren Auflösung bei einer akzeptablen Geschwindigkeitseinbuße, wie sie insbesondere bei der Simulation von Fehlern sinnvoll ist. Bei der Modellierung der Fehler wurden neben dem klassischen Haftfehlermodell weitere Modelle kreiert, die Defekte und Störungen realitätsnäher abbilden. Die Injektion der Fehler in die Hardware-Beschreibung erfolgt mit Hilfe verschiedener Strategien. Neben der Umsetzung von Methoden, wie sie aus anderen Hardwarebeschreibungssprachen bekannt sind, werden weitere Wege in SystemC gezeigt. Hierbei nutzt man spezielle Eigenschaften der Sprache C++ und des SystemC-Kernels. Ergebnis dieser Techniken ist eine Modifikation der SystemC-Bibliothek, die zu einer sehr effizienten Fehlerinjektion führt. Bei der Einführung neuer Entwurfswerkzeuge entsteht oft das Problem der Portierung des bestehenden Know-hows. Eine Alternative kann die Kopplung von bestehenden und neuen Simulationsprogrammen sein. Probleme solcher gekoppelten Simulationen liegen z. B. im zusätzlichen Kommunikationsaufwand und der Synchronisation, welche die Ausführungszeit oft deutlich erhöhen. Die hier präsentierte Mixed-Language-Co-Simulation in Form einer Thread-Implementierung und einer weiteren Modifikation der SystemC-Bibliothek erweist sich aber als sehr effizient im Vergleich zu anderen Co-Simulationen. Eine wesentliche Herausforderung für Simulationsaufgaben besteht in ihren Ausführungen in einer akzeptablen Zeit. Es werden verschiedene Implementierungen der beschleunigten Simulation präsentiert. Dabei kommen unterschiedliche Ebenen der Parallelisierung zur Verwendung und zur Untersuchung in Bezug auf ihre Performance. Eine Kombination verschiedener Methoden führt zu einer zusätzlichen Verbesserung. Mit dieser Arbeit wird gezeigt, dass die Simulation von Fehlern in Hardware mit SystemC praktikabel und sinnvoll ist. Anhand von Simulationen und Bewertungen an Beispielschaltungen wird dies unterstrichen. N2 - Electronic systems can be found in many areas of the everyday life. These systems increase in their complexity and performance. Thereby, the design process gets new challenges. For example, these challenges are solved by the usage of SystemC. SystemC is a C++ language class library which allows the modeling of hardware behaviour in a programming language for software. A hardware description language was necessary to model such cases in the past. The simulation of faults has two operation areas. At first, there is the fault simulation for the validation of test patterns for fabrication faults. At second, there is the simulated fault injection that investigates the occurrences of faults in operation. Different aspects and strategies of the simulation of faults in digital circuits are shown in a methodical way in this thesis. Advantages with the usage of SystemC are an integrative design description in a continuous design flow and the possibility of a faster execution, for example. An unavoidable condition is a suitable modeling for the simulation of the hardware. Beyond the view at the register-transfer level and the gate level, there is introduced a new modeling in SystemC at the switch level. The advantage of this is a better accuracy for the simulation of faults with an acceptable loss in speed. Beside the classical stuck-at fault model there were additional fault models implemented. These models get to a more realistic behaviour of defects and disturbances. The fault injections take place in different manners within the hardware descriptions. Beside the strategies which are known from other hardware description languages there are furthers techniques depicted for the SystemC methodology. Special properties of the C++ language and the SystemC kernel are used for theses new methods. The result of these techniques is a modified SystemC library which leads to an efficient fault injection. It arises often the problem of transferring existing know-how with the implementation of new design tools. An alternative is the coupling of the existing and the new simulation programs. But such approaches have often the problem that the additional effort for the communication and the synchronization is very high. This leads to much longer simulation times. The presented approach here is a thread implementation with a modified SystemC library. This approach is more efficient in comparison to other co-simulations. Another important challenge of simulation tasks are the executing in an acceptable time. Different ways of accelerated simulations are shown. In general, they use several layers of parallelism and are investigated regarding to their efficiency. A miscellaneous combination of the methods brings further improvements. In this thesis is shown that the simulation of faults which occur in hardware is feasible and it is efficient. It is underlined by the simulations of several examples. KW - Digitalschaltung KW - SystemC KW - Fehlererkennung KW - Fehlerbehandlung KW - Fehlersimulation KW - SystemC KW - Fehlersimulation KW - Fehlerinjektion KW - SystemC KW - Simulation KW - Fault injection Y1 - 2007 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-4063 ER - TY - THES A1 - Koal, Tobias T1 - Effiziente Auswahl redundanter Komponenten für Prozessoren zur Kompensation permanenter Fehler T1 - Efficient redundancy selection for processor components to compensate permanent faults N2 - Die stetige Skalierung von Fertigungstechnologien sorgte für einen rasanten Anstieg der Komplexität und damit auch der Verarbeitungsleistung von integrierten Schaltungen. Dies führte auch zu höheren Anforderungen an die Entwurfs- und Produktionsprozesse für diese Systeme. Zusätzlich dazu steigern Strukturen im Nanometerbereich die Anfälligkeit gegenüber physikalischen Effekten, welche sich in temporären und zunehmend auch dauerhaften Störungen der Funktionalität äußern können. Der Einsatz von Fehlertoleranz ist für diese komplexen Systeme nicht wegzudenken und wird für zukünftige anfälligere Fertigungstechnologien noch relevanter. In dieser Arbeit wird eine skalierbare Architektur zur Kompensation dauerhafter Störungen für beliebige Prozessorkomponenten vorgestellt. Der Einsatz dieser Architektur ist unabhängig von der Fehlerursache und kann sowohl direkt nach der Produktion als auch während des Einsatzes im Zielsystem genutzt werden. Durch die Verwendung dieser Architektur, auf aktiver Hardware-Redundanz basierend, ist eine Steigerung der Zuverlässigkeit, der Lebensdauer aber auch der Produktionsausbeute bei gleichbleibender Funktionalität möglich. Mit der Modellierung in dieser Arbeit wird die Effizienz der vorgestellten Architektur, unter Berücksichtigung der zusätzlichen Hardware für Redundanz und der notwendigen administrativen Komponenten, ermittelt und ermöglicht damit einen zielgerichteten Auswahlprozess für Prozessorkomponenten und die Menge ihrer Redundanz. Somit wird die optimale Redundanz für ein gegebenes System und ein zu erreichendes Ziel bereits im Entwurfsprozess bestimmtund kann damit frühzeitig bei der Umsetzung berücksichtigt werden. Neben der Beschreibung des Aufbaus der Architektur und ihrer Funktionsweise zeigt diese Arbeit wie sich eine Integration in bestehende Entwurfsprozesse mit gängigen Methoden und Werkzeugen realisieren lässt. Zusätzlich dazu wird die Systemmodellierung zur Realisierung des zielgerichteten Auswahlprozesses beschrieben. Anhand eines Anwendungsbeispiels wird die Möglichkeit der Umsetzung aufgezeigt und die daraus resultierenden Ergebnisse diskutiert. N2 - Steadily downscaling of production technologies led to a rapid increase in complexity and computing power of integrated circuits. This development raises also the requirements of design- and production processes of those systems. Structures in the nanometer regime enhance the susceptibility against physical effects, which can cause temporal and evermore also permanent faults. The usage of fault tolerance became essential for those complex systems and will be even more crucial in future technologies. This thesis presents a scalable hardware architecture for permanent fault compensation in arbitrary processor components. The utilization of this architecture is independent to the fault cause and is therefore suitable for fault compensation after production as well as in the field. Through the application of this architecture, based on active hardware redundancy, a gain in reliability, mean-lifetime and production yield is possible, while functionality is not degraded. System modeling in this thesis enables efficiency calculations for the presented architecture considering the additional hardware for redundancy and their administrative components. Therefore an efficient selection process for processor components and their amount of redundancy is possible. Consequently, the optimal amount of redundancy for a preexisting system and an objective to achieve can be calculated and is furthermore available early in the design process. Towards describing structure as well as functionality of the architecture this thesis show that the integration in existing design processes with usual methods and tools is possible. The used system modeling, which realizes the redundancy selection process, is described as well. Finally, an application example is used to exhibit the practicability of the presented approach. The resulting efficiency and the required costs of this approach for the chosen example are discussed, too. KW - Zuverlässigkeit KW - Lebensdauer KW - Integrierte Schaltungen KW - Eingebaute Selbstreparatur KW - Redundanz KW - Reliability KW - Lifetime KW - Integrated circuits KW - Built-in self-repair KW - Redundancy KW - Integrierte Schaltung KW - Zuverlässigkeit KW - Fehlertoleranz KW - Fehleranalyse Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-30687 ER - TY - THES A1 - Lopacinski, Lukasz T1 - Improving goodput and reliability of ultra-high-speed wireless communication at data link layer level T1 - Verbesserung des Durchsatzes und der Zuverlässigkeit von drahtlosen Ultrahochgeschwindigkeitskommunikationen auf data link layer Ebene N2 - The design of 100 Gbps wireless networks is a challenging task. A serial Reed-Solomon decoder at the targeted data rate has to operate at ultra-fast clock frequency of 12.5 GHz to fulfill timing constraints of the transmission. Receiving a single Ethernet frame on the physical layer may be faster than accessing DDR3 memory. Moreover, data link layer of wireless systems has to cope with high bit error rate (BER). The BER in wireless communication can be several orders of magnitude higher than in wired systems. For example, the IEEE 802.3ba standard for 100 Gbps Ethernet limits the BER to 1e-12 at the data link layer. On the contrary, the BER of high-speed wireless RF-frontend working in the Terahertz band might be higher than 1e-3. Performing forward error correction on the state of the art FPGA (field programmable gate arrays) and ASICs requires a highly parallelized approach. Thus, new processing concepts have to be developed for fast wireless communication. Due to the mentioned factors, the data link layer for the wireless 100G communication has to be considered as new research, and cannot be adopted from other systems. This work provides a detailed case study about 100 Gbps data link layer design with the main focus on communication reliability improvements for ultra-high-speed wireless communication. Firstly, constraints of available hardware platforms are identified (memory capacity, memory access time, and logic area). Later, simulation of popular techniques used for data link layer optimizations are presented (frame fragmentation, frames aggregation, forward error correction, acknowledge frame compression, hybrid automatic repeat request, link adaptation, selective fragment retransmission). After that, data link layer FPGA accelerator processing ~116 Gbps of user data is presented. At the end, ASIC synthesis is considered and detailed statistics of consumed energy per bit are introduced. The research includes link adaptation techniques, which optimize goodput and consumed energy according to the channel BER. To the author’s best knowledge, it is the first published data link layer implementation dedicated for 100 Gbps wireless communication shown anywhere in the world. N2 - Das Entwerfen von drahtlosen 100 Gbps Netzwerken ist eine herausfordernde Aufgabe. Ein serieller Reed-Solomon-Decodierer für die angestrebte Datenrate muss mit einer ultra hohen Taktfrequenz von 12,5 GHz arbeiten, um die Zeitbegrenzungen der Übertragung zu erfüllen. Das Empfangen eines einzelnen Ethernet Frames auf der physischen Ebene kann schneller ablaufen, als der Zugriff auf den DDR3 Speicher. Darüber hinaus muss der Data-Link-Layer der drahtlosen Systeme mit einer hohen Bitfehlerrate (BER) arbeiten. Die BER in der drahtlosen Kommunikation kann um mehrere Größenordnungen höher liegen, als in drahtgebundener Kommunikation. Der IEEE 802.3ba Standard für 100 Gbps Ethernet, zum Beispiel, limitiert die BER auf 1e-12 auf dem Data-Link-Layer. Die BER von drahtlosen Hochgeschwindigkeits-RF-Frontends, die im Terahertz-Band arbeiten, kann hingegen höher sein, als 1e-3. Um Forward-Error-Correction auf aktuellsten FPGA zu betreiben, benötigt man einen höchst parallelisierten Ansatz. Daher müssen neue Verarbeitungskonzepte für schnelle drahtlose Kommunikation entwickelt werden. Aufgrund dieser genannten Fakten, und da er auch nicht von anderen Systemen übernommen werden kann, sollte der Data-Link-Layer für die drahtlose 100G Kommunikation als neue Forschung in Betracht gezogen werden. Diese Dissertation liefert eine detaillierte Fallstudie über ein 100 Gbps Data-Link-Layer Design, wobei der Hauptfokus auf der Verbesserung der Zuverlässigkeit für drahtlose Ultra-Hochgeschwindigkeits-Kommunikation liegt. Zuerst werden die Beschränkungen der verfügbaren Hardware-Plattformen identifiziert (Speicherkapazität, Speicherzugriffszeit und die Anzahl logischer Zellen). Später werden bekannte Verfahren für die Data-Link-Optimierung vorgestellt. Danach werden Simulationen der populären Techniken für den Data-Link-Layer vorgestellt. Außerdem wird ein FPGA Beschleuniger gezeigt, welcher auf dem Data-Link-Layer 116 Gbps an Benutzerdaten verarbeitet. Am Ende wird die ASIC-Synthese betrachtet und eine detaillierte Statistik der verbrauchten Energie gezeigt. Diese Forschung umfasst Verbindungs-Anpassungstechniken, welche den Durchsatz und die verbrauchte Energie optimieren. KW - Data link layer KW - Goodput KW - Field programmable gate array KW - Application specific integrated circuit KW - Forward error correction KW - Sicherungsschicht KW - Datendurchsatz KW - Feld programmierbare Gatter-Anordnung KW - Anwendungsspezifische integrierte Schaltung KW - Vorwärtsfehlerkorrektur KW - Funknetz KW - Hardwareentwurf KW - Verbindungsschicht Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-41272 ER - TY - THES A1 - Panić, Goran T1 - A methodology for designing low power sensor node hardware systems T1 - Eine Methodik für den Entwurf energieeffizienter Hardware-Systeme für Sensorknoten N2 - The design of embedded sensor node hardware systems is a challenging task driven by the increasing demands for low power, high efficiency, low cost and small size. These unique requirements make the usage of off-the-shelf general purpose microcontrollers fairly inefficient. For many wireless sensor network applications, the design of a dedicated low power sensor node microcontroller is the only way to answer specific application requirements. According to the trends in device, process and design technology, the development of sensor node devices is relying on a cheap planar bulk-CMOS technology, where power consumption is dominated by static power loss caused by high leakage currents. To keep the power at acceptable level, designers are compelled to apply the methodologies based on advanced low power techniques that target both static and dynamic power in the chip. The decisions made early in design phase are likely to determine the energy efficiency of the final design. Therefore, the choice of power saving strategy is the key challenge in designing energy-efficient sensor node hardware. This work presents a methodology that assists designers meeting the critical design decisions regarding power, early in the design process. The presented methodology extracts the activity profiles of single system components and applies them in the developed models for energy estimation of particular low power implementation. The energy estimation models account for the energy overhead introduced by specific low power techniques, enabling comprehensive exploration of system’s energy efficiency in a given application scenario. Special attention is paid to the methodology utilization in typical wireless sensor network applications. Accordingly, the examples of activity profiling in wireless sensor node systems are presented. The proposed methodology is integrated within a power-driven design flow and applied to the design of an embedded sensor node microcontroller. This methodology is used to perform the cross comparison of alternative low power implementations for the target system architecture. The implementation relying on concurrent clock and power gating is selected as the most energy efficient and consequently realised. Power switching cells and power control logic have been designed and characterized. Also, the final system architecture, basic system components and applied design process are described. Finally, the developed power-gated sensor node microcontroller is implemented, fabricated and successfully tested. The chip measurements results are presented and analyzed. The analysis of different low power approaches applied to the target system architecture has shown large impact of clock gating on the system energy. In a given application scenario, the clock gating implementation has reduced 72 times the dynamic energy and 12 times the total energy of the system. The implementation of power gating technique has gained 2.8 times reduction of the leakage energy and 2 times reduction of the total system energy compared to the clock gating only implementation. The analysis of two alternative power gating approaches has emphasized the significance of partitioning in power-gated design. A heuristic partitioning that combines two specific blocks having successive activity phases into a single power domain, thereby reducing design complexity and chip area, has been shown to have positive impact on the energy efficiency of the target design. N2 - Das Design von eingebetteten Hardware-Systemen für Low-Power-Sensorknoten ist eine anspruchsvolle Aufgabe, die durch stetig steigende Anforderungen an geringe Leistungsaufnahme, niedrige Kosten, hohe Performance und hohe Energieeffizienz getrieben wird. Aus diesem Grund ist die Verwendung von Off-the-Shelf Mikrocontrollern sehr ineffizient. Für viele drahtlose Sensornetzwerkanwendungen ist die Integration dedizierter Low-Power-Mikrocontroller der einzige Weg die spezifischen Anwendungsanforderungen entsprechend zu erfüllen. Die technologischen Trends in der Fertigung von Sensorknoten auf Basis von Standard-CMOS-Technologien führen zu einem zunehmend dominierenden Anteil an Leckströmen bei der gesamten Leistungsaufnahme. Um die Leistungsaufnahme auf einem akzeptablen Niveau zu halten sind Hardwareentwickler gezwungen, fortschrittliche Methoden und Low-Power Techniken einzusetzen, die sowohl die statische als auch die dynamische Leistungsaufnahme der Hardware reduzieren. Dabei bestimmen viele Design-Entscheidungen in der frühen Phase des Hardwareentwurfes maßgeblich die Energieeffizienz des endgültigen Produktes. Daher stellt die Wahl der richtigen Energiesparstrategie die zentrale Herausforderung zum Entwurf energie-effizienter Sensorknoten-Hardware dar. Diese Arbeit stellt eine Entwurfsmethodik für energieeffiziente Low-Power Hardware vor, die den Designer bereits frühzeitig im Designprozess bei kritischen Entscheidungen unterstützt. Die hier vorgestellte Methode extrahiert Aktivitätsprofile einzelner Systemkomponenten und verwendet diese als Grundlage zur Modellierung und Abschätzung der Leistungsaufnahme ausgewählter Low-Power Implementierungen. Die entwickelten Modelle ermöglichen eine Abschätzung des Energieaufwands der verschiedenen Implementierungen im Hinblick auf die einzelne Komponente und auf die zu erwartende Energieeffizienz des Gesamtsystems für das jeweilige Anwendungsszenario. In der vorliegenden Arbeit wird besonderes Augenmerk auf die Anwendung der Entwurfsmethodik für typische drahtlose Sensornetzwerkanwendungen gelegt. Daher werden konkrete Anwendungsbeispiele für die Erstellung von Aktivitätsprofilen von drahtlosen Sensorknoten eingeführt. Die vorgeschlagene Methodik ist in einem Low-Power Entwurfsprozess integriert und wird zur Implementierung eines eingebetteten Sensorknoten angewendet. Dabei erlaubt die Methodik zwischen alternativen Low-Power-Implementierungen für die Architektur des Zielsystems zu wählen. Als Anwendungsbeispiel wird die Umsetzung einer kombinierter Clock- und Power-Gating Architektur mit der besten Energieeffizienz im gegebenen Anwendungsszenario aufgezeigt und auf das Zielsystem angewendet. Die Konstruktion und Charakterisierung der dafür benötigten Power-Gating-Zellen und der zugehörigen Kontrolllogik, die zur Umsetzung erforderlich sind, werden ausführlich dargestellt. Die finale Systemarchitektur, die Grundkomponenten des Systems und der angewandte Entwurfsprozess werden ebenso beschrieben. Der mit der vorgestellten Methodik entworfene Mikrocontroller wurde in Standard-CMOS Technologie gefertigt und getestet. Die damit erzielten Ergebnisse der Funktionstests und der Messungen zur Leistungsaufnahme der gefertigten Chips werden präsentiert und ausgewertet. Die Analyse der verschiedenen Low-Power Ansätze, die auf die Zielsystem-Architektur angewendet wurden, zeigte insbesondere beim Clock-Gating einen erheblichen Einfluss auf die benötigte Energie. Im spezifischen Anwendungsszenario führte das Clock-Gating zu einer Verbesserung der dynamischen Energie um den Faktor 72 und eine Verbesserung der Gesamtenergie des Systems um den Faktor 12. Die Anwendung der Power-Gating Technik resultierte in einer 2.8-fachen Verbesserung der Leckstromenergie und eine Halbierung der Energie des Gesamtsystems im Vergleich mit einer Implementierung in der nur Clock-Gating angewendet wurde. Die Analyse von zwei alternativen Anwendungen der Power-Gating-Technik in der untersuchten Anwendung unterstrich die Bedeutung der Partitionierung bei Verwendung der Power-Gating Technik. Eine Kombination von zwei spezifischen Blöcken mit aufeinander folgenden Aktivitätsphasen, die zuvor in einer getrennten Power Domains waren, in eine gemeinsame Power-Insel, reduzierte die Designkomplexität und die benötigte Chipfläche. Darüber hinaus führte dies zu positiven Auswirkungen auf die Energieeffizienz des Designs. KW - Wireless sensor networks KW - Sensor node KW - Low power design KW - Power gating KW - ASIC KW - Drahtlose Sensornetze KW - Sensorknoten KW - Energieeffizientes Design KW - Stromspartechniken KW - Chipdesign KW - Drahtloses Sensorsystem KW - Mikroprozessor KW - Eingebettetes System Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33376 ER -