TY - THES A1 - Gleichner, Christian T1 - Diagnostischer Test eingebetteter Systeme im Automobil über serielle Standardschnittstellen T1 - Diagnostic test of embedded systems in automobiles via serial standard interfaces N2 - Im Automobilbereich nimmt die Komplexität eingebetteter Systeme mit steigenden Ansprüchen bezüglich Qualität und Sicherheit, aber auch aus ökologischen und ökonomischen Aspekten stetig zu. Zum einen wird dies erreicht durch die Anzahl der Steuergeräte und Sensoren und deren Vernetzung, zum anderen durch den rasanten technologischen Fortschritt in der Halbleiterindustrie. Durch die hohe Integrationsdichte und die dadurch erhöhte Sensibilisierung gegenüber potentieller Fehlerquellen während des Produktionsprozesses lassen sich bei der Halbleiterfertigung defekte Chips oder solche mit erhöhter Fehleranfälligkeit nicht vermeiden. Somit werden Ausbeute und Lebensdauer hochintegrierter Schaltungen (IC) reduziert. Da diese vermehrt Einzug in die Automobilindustrie halten, ist es wichtig, einen hohen Qualitätsstandard und, gerade in eingebetteten Prozessoren für sicherheitskritische Anwendungen, eine hohe Fehler- und Ausfallresistenz zu gewährleisten. In einem solch komplexen elektronischen System wäre es daher wünschenswert einen Fehler möglichst frühzeitig zu erkennen, bevor er zu einer Störung essentieller Funktionen führt. Kommt es zum Teil- oder gar Systemausfall, so ist es darüber hinaus von groÿer Bedeutung, einen einmal festgestellten Fehler im Nachhinein in der Werkstatt oder als Rückläufer beim Hersteller schnell und eindeutig reproduzieren und diagnostizieren zu können. Die Ursache eines gemeldeten Fehlers in der Fahrzeugelektronik ist aber häufig nicht einwandfrei feststellbar. So besteht im Fehlerfall nur die Möglichkeit, Systemkomponenten anhand der Fehlerbeschreibung auf Verdacht auszutauschen. Eine nachträgliche Fehleranalyse durch den Halbleiterhersteller erfordert hohen Aufwand, da der IC unter anderem erst von der Platine gelöst werden muss. Im Produktionstest beim Halbleiterhersteller werden hochauflösende strukturorientierte Verfahren angewandt, um fehlerhafte Chips zu identifizieren und auszusortieren. Hierzu werden in den IC eingebrachte Teststrukturen mit separaten Zugangskanälen genutzt, um eine hohe Fehlerüberdeckung in kurzer Testzeit zu garantieren. Der Testzugang zu dieser Produktionstestlogik steht nach dem Packaging und somit nach dem Aufbringen auf die Steuergeräteplatine nicht mehr zu Verfügung. Die vorliegende Dissertation präsentiert ein Konzept, das einen für die Diagnose eingebetteter Systeme erforderlichen strukturorientierten Test unter Verwendung der schaltungsinternen Produktionstestlogik und serieller Standardschnittstellen realisiert. Somit wird ein Test eines Automotive-ICs mit hoher diagnostischer Auflösung über eine vorhandene Steuergeräteschnittstelle im Zielsystem (Kraftfahrzeug) ohne Demontage des Steuergerätes und der ICs verfügbar gemacht. Der Testzugang setzt dabei die maximale über die genutzte Standardschnittstelle realisierbare Datenrate um. Dem Steuergerätehersteller kann dadurch ein erweiterter Produktionstest bereitgestellt werden, der weit über den Leiterplattentest hinaus eine nachweisbare hohe Prüfschärfe bietet. Kann die Störung einer Systemfunktionalität durch die Diagnosemöglichkeit bereits im Feld, das heißt, während eines Werkstattaufenthalts, eindeutig auf einen fehlerhaften IC zurückgeführt werden, lassen sich wiederholte Fehlersuchen und teure Reparaturen vermeiden. Der Halbleiterhersteller kann zudem die aus der Diagnose eines defekten ICs gewonnenen Informationen nutzen, um während des Fertigungsprozesses und des Fertigungstests entsprechende Maßnahmen zu ergreifen, mit denen die Chipqualität verbessert werden kann. Neben dem Testzugang umfasst das entworfene Konzept auch einen integrierten Selbsttest, der strukturelle Fehler des ICs bereits vor einer möglichen Auswirkung auf die Funktionalität des Systems identifizieren kann und somit die Systemzuverlässigkeit erhöht. N2 - In the automotive industry the complexity of embedded systems increases due to growing demands on quality and safety, but also for economic and environmental reasons. This is achieved by a high amount of electronic control units (ECU), exploiting the rapid advancements of the semiconductor industry. The high level of integration and the increased vulnerability against defects during the semiconductor manufacturing process lead to a higher rate of defective or error-prone chips. This reduces the yield and lifetime of highly integrated circuits (IC). As ICs from advanced nanotechnologies are increasingly being included into automobiles, it is important to maintain a high quality standard and to ensure a high resistance to faults and failures, especially in safety-critical applications. In such a complex electronic system it would be desirable to detect a fault before it leads to an error or a system failure. In the case of a partial or system failure, it would be very advantageous to have the capability to reproduce and diagnose an identified fault. However, experience has shown that often the actual causes behind errors reported by automotive electronics cannot be identified exactly. This means that in the presence of an error, the repair process relies on replacing various system components until the problem is resolved. In case of malfunction of a control unit, the fault can sometimes be traced back to the responsible faulty IC, but there is no possibility for a precise diagnosis. This complicates the fault analysis done by the semiconductor manufacturer. The subsequent diagnosis of a defective part is associated with great expense and effort, because it may be necessary to remove it from the circuit board. During production test the semiconductor manufacturer uses fine-grained structure-oriented procedures to identify and discard defective ICs. For this purpose, special test structures are integrated into the chips, which can be accessed through separate test channels, to achieve high fault coverage in short times. After packaging and placing the IC on the printed circuit board, the access to this production test logic is no longer available. This thesis presents a concept, which implements a structure-oriented test for the diagnosis of embedded systems using the on-chip production test logic in an innovative combination with serial standard-interfaces. Hence, a test of automotive ICs with high diagnostic resolution can be accessed via the interface of an ECU, even in the post-production phase without disassembling the ECU and the ICs. The test access allows the highest data rate according to the interface used. With this test access, the ECU manufacturer is able to implement an extended production test with a provable high testing accuracy, which goes far beyond the printed circuit board test. If an error in the system functionality can be traced back to a defective IC due to the improved diagnostic capability, repair and service cost can be greatly reduced. Moreover, the semiconductor manufacturer can use the collected diagnostic information to take adequate measures during chip production and production test to improve the chip quality. Beside the test access for error diagnosis, the developed concept also includes a built-in self-test, favourably to be used as system start-up, which can identify a fault in the IC's structure before it affects the system functionality, and therefore increases system reliability. KW - Scan-Test KW - Testschnittstelle KW - Built-In Self-Test KW - USB KW - FlexRay KW - Kraftwagen KW - Eingebettetes System KW - Kontrollfluss KW - USB KW - Datenfluss Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-33626 ER - TY - THES A1 - Ulbricht, Markus T1 - Systematische Lebensdauer-Optimierung für hochintegrierte Systeme auf der Basis von Nano-Strukturen durch Stress-Optimierung und Selbstreparatur T1 - Systematic lifetime optimization of highly integrated systems based on nano structures by means of stress optimization and self repair N2 - Die Skalierung von Bauelementen der Mikroelektronik bis hin zu atomaren Dimensionen hat einen zunehmenden negativen Einfluss auf deren Zuverlässigkeit und mittlere Lebensdauer. Durch uneinheitliches Skalieren der räumlichen Ausdehnung im Vergleich zur Versorgungsspannung steigen die internen Energiedichten und damit die Temperatur. Diese trägt wesentlich zur Verstärkung gewisser Fehlereffekte bei. Maßnahmen wie Selbstreparatur und Entstressen können dieser Entwicklung entgegenwirken, wobei Kombinationen solcher Ansätze noch bessere Ergebnisse versprechen. Ziel der vorliegenden Dissertationsschrift ist es, eine dieser Kombinationen auf ihre Kosten und Nutzen zu untersuchen. Damit kann am Ende die Aussage getroffen werden, ob die Activity Migration eine gewinnbringende Ergänzung in einem zur Selbstreparatur genutzten M aus N System darstellt oder nicht. Um dieses Ziel zu erreichen, werden zuerst fünf verschiedene Implementierungen des Ansatzes in einem VLIW Prozessor erstellt. Anschließend findet die Simulation der Implementierungen in verschiedenen Strukturgrößen, in Bezug auf ihr Temperaturverhalten statt. Über entsprechende Modellierungen wird daraufhin die Zuverlässigkeit und mittlere Lebensdauer der Originalsysteme, Systeme mit reinem M aus N System und den Systemen mit integrierter Activity Migration in Abhängigkeit von Temperatur und Fläche ermittelt. Die erzeugten Ergebnisse belegen, dass das Hinzufügen der Activity Migration bei den untersuchten Prozessormodellen, mit starker thermischer Kopplung zwischen Funktions- und Ersatzbaugruppen, warmer Redundanz, Rekonfiguration im laufenden Betrieb und den gegebenen Formeln zur Berechnung der Fehlerraten verschiedener Fehlermodelle, keinen nennenswerten Gewinn an Lebensdauer erbringt, da das reine M aus N System bereits zu einer deutlichen Lebensdauersteigerung führt. N2 - The continued scaling of microelectronic elements down to atomic dimensions has a growing negative influence on their reliability and lifetime. By scaling the spatial dimensions faster than the supply voltage, internal power densities rise and with that the temperature. This substantially accelerates certain fault effects. Countermeasures such as self repair and destressing are able to slow down this development, whereby a combination of these approaches promises even better results. The aim of this thesis is to examine one of these approaches to expose its costs and benefits. By the end of this research, it is possible to decide, whether the Activity Migration is a beneficial supplement to an existing k out of n system, used for self repair, or not. To achieve this goal, five different versions of the approach are implemented in a VLIW processor. Afterwards, those implementations are simulated in different feature sizes to determine their properties, regarding the temperature. In the next part, the reliability and mean time to failure of the original systems, of the systems with pure k out of n system and of the systems with integrated activity migration are calculated in relation to the temperature and area, using adequate models. The generated results show that adding activity migration to an existing k out of n system with strong thermal coupling between the active and passive components, warm redundancy, online reconfiguration and the given formulas for the calculation of failure rates under certain fault effects, brings no gain in lifetime worth mentioning, since the pure k out of n system by itself already leads to a significant increase in expected lifetime. KW - Temperaturmanagement KW - Thermal management KW - Selbstreparatur KW - M aus N System KW - Zuverlässigkeit KW - Mittlere Lebensdauer KW - Self repair KW - k out of n system KW - Reliability KW - Mean time to failure KW - Elektronisches Bauelement KW - Lebensdauer KW - Zuverlässigkeit Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-31220 ER - TY - THES A1 - Segabinazzi Ferreira, Raphael T1 - Run-time redundancy management of processor functional units for mixed-critical scenarios T1 - Laufzeit-Redundanzmanagement von Prozessor-Funktionseinheiten für gemischtkritische Szenarien N2 - Since electronics started to scale down, a growing concern about the reliability of these electronic devices has emerged. At the same time, the increased demand for high performance within the safety- and mixed-critical domains, such as the aerospace and automotive industry, motivated a shift from previous consolidated and mature technology to the new cutting edge devices with smaller feature sizes. Therefore, there is a need to improve the fault tolerance of these high-end devices so that minimum failure rates can be obeyed. Although redundancy has been a great solution for these problems, their drawbacks such as power and area overheads must be watched carefully, so that per-unit price does not extrapolate affordable limits, and the redundancy does not add more sources of error than it improves the fault tolerance. This thesis proposes an approach for run-time management of redundancy among the processor internal Functional Units (FUs) within mixed-critical scenarios, tackling the compensation of the trade-offs between fault-tolerance, power consumption, hardware usage (ageing), and hardware area (cost). With these objectives in mind, this thesis presents a concept for a dynamic processor architecture capable to enable and disable redundancy of FUs on-demand, and a software mechanism for criticality-aware management of these units for mixed-critical processes within an Operating System (OS). For this purpose, a processor design was extended with a few additional instructions that enabled different replication schemes in the processor at run-time. Furthermore, a compatible Real-Time Operating System (RTOS) is also extended to enable the desired criticality-aware management of units. Evaluating the implemented test platform when the extended processor was running bare-metal code, the latency to shift between different replication schemes was of only one instructions cycle. Furthermore, when the processor was running the adapted RTOS, the run-time overhead over the latency to switch between processes remained below 2.5%. Meanwhile, resulting from the processor extensions, the hardware overhead remained smaller than standard full core replication schemes such as core lock-step approaches. Regarding fault tolerance, the expected failure rate of the FUs module decreased by approximately 80% when its FUs were configured with Triple Modular Redundancy (TMR). Furthermore, when considering the whole area of the processor core, its respective failure rate decreased by about 15% when configured these units with the same triplication scheme. Finally, it is also presented that the run-time management of FUs was likewise able to decrease the power consumption and hardware ageing for the proposed mixed-critical scenario. After all, we can say that the concept can increase fault tolerance on-demand of a processor design with moderately low hardware overhead, while it also minimises the power consumption and hardware usage (ageing) for its intended mixed-critical scenario. N2 - Seit die Elektronik immer kleiner wird, ist eine wachsende Besorgnis über die Zuverlässigkeit dieser elektronischen Geräte entstanden. Gleichzeitig motivierte die gestiegene Nachfrage nach hoher Leistung in sicherheits- und gemischt kritischen Bereichen wie der Luft- und Raumfahrt und Automobilindustrie zu einer Umstellung von früher konsolidierter und ausgereifter Technologie auf die neuen Spitzengeräte mit kleineren Strukturgrößen. Daher muss die Fehlertoleranz dieser High-End-Geräte verbessert werden, damit minimale Ausfallraten eingehalten werden können. Obwohl Redundanz eine großartige Lösung für diese Probleme ist, müssen ihre Nachteile wie Energie- und Flächen-Overhead sorgfältig beobachtet werden, damit der Preis pro Einheit nicht erschwingliche Grenzen extrapoliert und die Redundanz nicht mehr Fehlerquellen hinzufügt, als sie verbessert Fehlertoleranz. Vor diesem Hintergrund stellt diese Arbeit ein Konzept für eine dynamische Prozessorarchitektur vor, die in der Lage ist, die Redundanz von Funktionseinheiten (“Functional Units”, FUs) bei Bedarf zu aktivieren und zu deaktivieren, sowie einen Softwaremechanismus zur kritikalitätsbewussten Verwaltung dieser Einheiten für gemischt kritische Prozesse innerhalb eines Betriebssystems (“Operating System”, OS). Dazu wurde ein Prozessordesign um einige zusätzliche Anweisungen erweitert, die zur Laufzeit unterschiedliche Replikationsschemata im Prozessor ermöglichen. Darüber hinaus wird auch ein kompatibles Echtzeit-Betriebssystem (“Real-Time Operating System”, RTOS) erweitert, um die gewünschte kritikalitätsbewusste Verwaltung von Einheiten zu ermöglichen. Die Rekonfiguration des Prozessors erfordert nur einen Befehlszyklus, der gesamte zusätzliche overhead für den Prozesswechsel beträgt weniger als 2,5%. In der Zwischenzeit blieb der Hardware-Overhead aufgrund der Prozessorerweiterungen kleiner als bei standardmäßigen vollständigen Kernreplikationsschemata, wie z. B. Core-Lock-Step-Ansätzen. In Bezug auf die Fehlertoleranz verringerte sich die erwartete Ausfallrate des FU-Moduls um etwa 80%, wenn es mit Dreifacher Modularer Redundanz (“Triple Modular Redundancy”, TMR) konfiguriert wurde. Darüber hinaus verringerte sich bei Betrachtung der gesamten Fläche des Prozessorkerns die jeweilige Ausfallrate um etwa 15%, wenn die Einheiten mit demselben Verdreifachungsschema konfiguriert wurden. Abschließend wird auch dargestellt, dass das Laufzeitmanagement von FUs den Stromverbrauch und die Hardwarealterung für das vorgeschlagene gemischt-kritische Szenario ebenfalls verringern konnte. Schließlich können wir sagen, dass das Konzept die Fehlertoleranz eines Prozessordesigns mit mäßig niedrigem Hardware-Overhead bei Bedarf erhöhen kann, während es auch den Stromverbrauch und die Hardwarenutzung (Alterung) für das beabsichtigte gemischt-kritische Szenario minimiert. KW - Mixed-critical scenario KW - Redundancy KW - Fault-tolerance KW - Run-time KW - Fehlertoleranz KW - Redundanz KW - Funktionseinheit KW - Mikroprozessor KW - Laufzeit KW - Gemischtkritische Szenarien KW - Laufzeit KW - Redundanz Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-58886 ER -