TY - THES A1 - Biereigel, Stefan T1 - Radiation-tolerant all-digital clock generators for high energy physics T1 - Strahlungstolerante digitale Taktgeneratorschaltungen für Anwendungen in der Hochenergiephysik N2 - The main focus of the presented research is the development and experimental study of radiation-tolerant clock generation circuits intended for applications in high energy physics (HEP). Clock synthesis and the synchronization of systems on the scale of large experimental detectors is an important aspect of their successful implementation and a necessity for achieving their anticipated performance. Developments in this area to increase radiation tolerance and performance are motivated by emerging requirements for clock generation and distribution. The thesis reviews the requirements of existing and emerging systems with regards to radiation-tolerant clock generation. To characterize clock generation circuits and adequately assess their conformity with the identified requirements in radiation tests, a number of methods and instrumentation setups are developed and characterized. The presented approaches combine aspects of digital programmable logic, analog circuit design and and digital signal processing concepts. To address design challenges in deep submicron CMOS nodes, the design of radiation-tolerant all-digital PLL and CDR circuits is explored in this thesis. These circuits promise opportunities to improve the radiation tolerance of clock generators, and hence this thesis devises the design of a radiation-tolerant ADPLL/CDR circuit compatible with requirements of high energy physics (HEP) electronics. Using radiation testing, the sensitivity of the circuits is studied and mitigation strategies for identified limitations are discussed. Three such ADPLL/CDR circuits are developed and tested in the form of macro blocks targeting applications in frontend ASICs for high energy physics. The circuits demonstrate jitter performance, power efficiency and radiation tolerance comparable to or better than currently used conventional PLL circuits. As a final aspect, the improved testing instrumentation and methodology developed within this thesis is applied to uncover a previously unrecognized radiation sensitivity in a conventional, radiation-hardened clock generator circuit. An integrated planar on-chip inductor is experimentally identified as responsible for this sensitivity. Irradiation tests are performed to study and characterize the nature of this sensitivity. The results suggest that energy deposition, likely within dielectric materials surrounding the inductor wiring, alters the inductor's terminal impedance. This stimulates frequency errors with long recovery times in the oscillator. The manifestation of this effect in HEP radiation environments is studied using proton irradiation, where a mitigation strategy is experimentally validated. A reduction of the impact of this sensitivity is demonstrated. To help conclusively identifying the underlying mechanism responsible for the sensitivity within the inductor itself, further research opportunities are suggested. N2 - Die vorgelegte Dissertation befasst sich mit der Entwicklung und der experimentellen Untersuchung strahlungstoleranter und hochzuverlässiger Takterzeugungsschaltungen für Anwendungen in der Hochenergiephysik. Die Sychronisation von Komponenten und Systemen im Maßstab großer Detektorexperimente mithilfe solcher Schaltungen ist von zentraler Bedeutung für deren erfolgreiche Implementierung und das Erreichen der spezifizierten Leistungsparameter. Die Konzeption von aktuellen sowie zukünftigen Detektorgenerationen erfordern das Erreichen von zunehmend strikteren Anforderungen an Takterzeugung und -verteilung. Im ersten Teil der Arbeit werden drei komplementäre Methoden und Instrumentationskonzepte für Charakterisierungs- und Qualifikationsaufgaben solcher Schaltungen vorgestellt, um die Einhaltung der durch die Anwendung gegebenen Anforderungen in Strahlungstests zu uberprüfen. Die dazu verfolgten Ansätze kombinieren Aspekte aus den Bereichen flexibel programmierbarer Logikschaltungen, analoger Schaltungsentwicklung und digitaler Signalverarbeitung. Eine der größten Herausforderungen für analoge integrierte Schaltungen in hochintegrierten CMOS-Prozesstechnologien stellt deren aggressive Reduzierung der Versorgungsspannung dar. Als Ansatz zur Bewältigung dieser und weiterer Herausforderungen beschäftigt sich diese Arbeit als zweiten Schwerpunkt mit der Entwicklung von strahlungstoleranten, vollständig digital implementierten Phasenregelschleifen (engl. all-digital PLL) für Anwendungen in Beschleunigerexperimenten. Die digitale Umsetzung traditionell mit analogen Schaltungen implementierter Funktionalität ermöglicht das Verfolgen von neuen, vielversprechenden Ansätzen zur Strahlungshärtung von Takterzeugungsschaltungen. Als letzten Aspekt beschäftigt sich die Arbeit mit einer neuartigen Klasse von transienten Strahlungseffekten in Takterzeugungsschaltungen. Der erstmalige Nachweis sowie das Erkennen der praktischen Relevanz dieses Strahlungseffektes für Systeme mit hohen Genauigkeitsanforderungen wurde dabei erst durch die im ersten Teil der Arbeit durchgeführte Entwicklung verbesserter Messverfahren ermöglicht. On-Chip-Induktivitäten wurden hierbei als strahlungsempfindliche Schaltungskomponente innerhalb eines LC-Oszillators identifiziert. Mithilfe von Experimenten an Laser- und Schwerionenbeschleunigeranlagen wurden Untersuchungen zur Charakterisierung dieses Strahlungseffektes durchgeführt. Mithilfe dieser konnte gezeigt werden, dass die Deposition von Energie innerhalb der empfindlichen Komponente zu einer temporären Änderung ihrer Impedanz führt, was die Schwingfrequenz des untersuchten Oszillators messbar beeinflusst. Abschließend werden zu diesem Themenschwerpunkt weitere zu untersuchende Aspekte herausgearbeitet, mithile derer eine vollständige Erklärung des beobachteten Strahlungseffektes und der ihm zu Grunde liegenden Mechanismen im Bereich der Halbleiterphysik angestrebt wird. KW - All-digital KW - Phase-locked loop KW - Clock-data recovery KW - High-energy physics KW - Integrated circuit KW - Phasenregelschleife KW - Hochenergiephysik KW - Datenrückgewinnung KW - Integrierte Schaltungstechnik KW - Zuverlässigkeit KW - Hochenergiephysik KW - Integrierte Schaltung KW - Taktrückgewinnung KW - Phasenregelkreis KW - Zuverlässigkeit Y1 - 2022 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-60886 ER - TY - THES A1 - Rohde, Ulrich L. T1 - A novel approach for generating active inductors for microwave oscillators - Mathematical treatment and experimental verification of active inductors for microwave application T1 - Ein neuer Ansatz zum Entwurf aktiver Spulen für Mikrowellen-Oszillatoren - Mathematische Ableitung und experimentelle Verifikation von aktiven Spulen für Mikrowellen-Anwendungen N2 - Voltage controlled oscillators are commonly realized using varactor diodes in order to tune the resonator frequency. The drawback in practical implementation is the relatively high cost of the diodes, and the large space required for the inductors. Replacing the inductors by active tunable inductors would solve these issues and open a path for cost-effective small integrated oscillator designs. In the past, active-inductor approaches were not competitive due to the high phase noise inherent to the active inductor. This work investigates active inductor oscillators, and presents a novel approach that yields low phase-noise VCOs. The theoretical investigations are verified by measurements of demonstrator circuits. N2 - Spannungsgesteuerte Oszillatoren werden üblicherweise mithilfe von Varaktordioden abgestimmt. Der Nachteil in der paraktischen Ausführung dieser Schaltungen liegt in den vergleichsweise hohen Kosten der Dioden und dem großen Platzbedarf der Spulen. Das Ersetzen der Spulen durch aktive Spulen würde diese zwei Probleme lösen und den Weg für eine kostengünstige kompakte Integration ebnen. Bisher wiesen Schaltungen auf der Basis aktiver Spulen jedoch ein nicht akzeptables höheres Phasenrauschen auf, das den aktiven Spulen inhärent ist. Diese Arbeit untersucht Oszillatoren auf der Basis aktiver Spulen und schlägt einen neuen Ansatz vor, der den Entwurf phasenrauscharmer Oszillatoren ermöglicht. Die theoretische Ableitung wird durch Messungen an Demonstrator-Schaltungen unterstützt. KW - Oszillator; Spule KW - Hochfrequenztechnik KW - Phasenrauschen KW - Aktive Spule KW - Oszillator KW - Hochfrequenztechnik KW - Phasenrauschen KW - VCO KW - Active inductor KW - Oscillator KW - Radio frequnecy KW - Phase noise KW - VCO Y1 - 2011 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-22963 ER - TY - THES A1 - Pashmineh Azar, Sara Toktam T1 - Design and analysis of integrated CMOS high-voltage drivers in low-voltage technologies T1 - Entwurf und Analyse von Integrierten CMOS Hochspannungs-Treibern in Niederspannungs-Technologien N2 - With scaling technology, the nominal I/O voltage of standard transistors has been reduced from 5.0 V in 0.25-um processes to 2.5 V in 65-nm. However, the supply voltages of some applications cannot be reduced at the same rate as that of shrinking technologies. Since high-voltage (HV-) compatible transistors are not available for some recent technologies and need time to be designed after developing a new process technology, designing HV-circuits based on stacked transistors has better benefits because such circuits offer technology independence and full integration with digital circuits to provide system on-chip solutions. However, the HV-circuits, especially HV-drivers, which are used for switching circuits, have a low efficiency because of the high on-resistance resulted by the stacked transistors. Therefore, the main goal of this work is to design HV-drivers with a minimum on- resistance. To achieve this goal, initially, the gate voltage of each N-stacked transistor is calculated for driving the maximum current in the pull-up and pull-down paths of the HV-driver for various supply voltages. This calculation is performed using the computer algebra system MAXIMA. Regarding the results, which are presented in mathematical formulae, a circuit design methodology is presented to design a circuit to provide the required gate voltage of the each stacked nMOS or pMOS transistor of an HV-driver. Based on this design methodology, a 2-stacked and a 3-stacked CMOS HV-driver is designed in 65-nm TSMC with I/O standard transistors with a nominal voltage of 2.5 V. The simulation results show that the provided gate voltages track approximately the ideal values. In comparison to prior work, the pull-up on-resistances of these HV-drivers are improved about 36% for the maximum allowed supply voltages of 5.0 V and 7.5 V and the pull-down on-resistances have an improvement of 40% and 46%, respectively. For switching a buck converter, the designed 3-stacked CMOS HV-driver is optimised by increasing the number of transistors in each stack. The circuit defined as 3HVDv1 with an area of about 0.187 mm2 is implemented and fabricated on chips using two different package technologies: chip-in-package and chip-on-board. The parasitic effects of bond wires and packaging are discussed in detail. In addition to this main goal, 3- and a 4-stacked CMOS HV-drivers, 3HVDv2 and 4HVDv3, are designed in view of the drawbacks identified during the design, implementation, simulations and measurements; however, the second design (4HVDv3) is an improved form of the first one (3HVDv2). This HV-driver, 4HVDv3, has improved benefits compared to the other designed circuits and also the common HV-drivers, because it can be applied for supply voltages ranging from 3.5 V to 7.5 V. This range is extended by 66%; no reference voltages are required since the regulating of the stacked main transistors is achieved by using a self-biasing cascade method. N2 - Mit der Skalierung der CMOS-Technologie wurde die Nominal-Spannung der I/O Transistoren von 5,0 V in 0,25-um Prozess auf 2,5 V in 65-nm reduziert. Es kann jedoch nicht die Versorgungsspannung von einigen Anwendungen mit derselben Rate verringert werden. Daher werden hochspannungskompatible Transistoren für die Schaltungsentwicklung eingesetzt, aber diese speziellen Komponenten sind noch nicht für die neuentwickelten Technologien verfügbar und werden erst in einiger Zeit einsatzbereit sein. Daher ist die Kaskadierung von einzelnen Standard MOS-Transistoren vorteilhaft, da nicht nur eine erhöhte Spannungsfestigkeit erreicht wird, sondern diese Methode Technologie- Unabhängigkeit bietet und volle Integration mit digitalen Schaltungen, System-On-Chip, ermöglicht. Jedoch haben die Hochspannungs- (HV-) Schaltungen basierend auf dieser Methode, wie Treiber, die Abwärtswandler umschalten, einen niedrigen Wirkungsgrad aufgrund des hohen On-Widerstandes durch die gestapelten Transistoren. Das Ziel dieser Arbeit ist, einen HV-Treiber mit einem minimalen On-Widerstand zu entwickeln. Um das zu erreichen, wird zuerst die Gate-Spannung jedes gestapelten Transistors zum Antreiben mit dem maximalen Strom im Pull-up und Pull-down-Pfad des HV-Treibers für verschiedene Versorgungsspannungen berechnet. Diese Berechnung wird mit Hilfe des Computer-Algebra-Systems MAXIMA durchgeführt. Im Hinblick auf die Ergebnisse, die in mathematischen Formeln erfolgen, wird eine Methodologie für Schaltungsentwürfe dargestellt, um die erforderten Gate-Spannungen zu generieren. Auf Basis dieser Design-Methodik, wird ein 2- und ein 3-fach gestapelter CMOS HV-Treiber in 65-nm-TSMC Technologie mit I/O-Standard-Transistoren mit einer Nennspannung von 2,5 V entworfen. Die Simulationsergebnisse zeigen, dass die generierten Gate-Spannungen in etwa den Idealwerten entsprechen. Für die maximal zulässigen Versorgungsspannungen von 5,0 V und 7,5 V, sind die Pull-up On-Widerstände der entwickelten HV-Treiber etwa 36% und die Pull-down On-Widerstände 40% und 46% im Vergleich zu einer früher veröffentlichten Arbeit verbessert. Für die Umschaltung eines Abwärtswandlers wird der entworfene 3-fach gestapelte CMOS HV-Treiber durch Erhöhung der Transistoren-Anzahl in jedem Stapel optimiert, und als 3HVDv1 definiert. Die Schaltung hat eine Fläche von etwa 0.187 mm² und ist auf Chips implementiert. Zwei verschiedene Gehäusetechnologien (Chip-in-Package und Chip-on-Board) wurden gefertigt. Neben diesem Hauptziel, verbesserte 3- und 4-fach gestapelte CMOS HV-Treiber, 3HVDv2 und 4HVDv3, zu entwerfen; ist jedoch der zweite Treiber eine verbesserte Form des ersten und kann für Versorgungsspannungen im Bereich von 3,5 V bis 7,5 V, der eine Erweiterung von 66% im Vergleich zu üblichen Treiber aufweist, angewendet werden. Aufgrund des Selbstvorspannungs-Verfahren, werden die Haupttransistoren des Treibers ohne zusätzliche Referenzspannung für die aktive Pull-Down und Pull-Up Zustände reguliert. KW - Integrated CMOS KW - High-Voltage KW - Driver KW - Buck-Converter KW - Integrierte CMOS KW - Hochspannung KW - Treiber KW - Abwärtswandler KW - CMOS-Schaltung KW - Abwärtsumsetzer KW - Hochspannung KW - Treiberschaltung Y1 - 2017 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-42515 ER - TY - THES A1 - Tost, Frank T1 - Signalstärkebasierte Ortung – Ein Beitrag zur probabilistischen, symbolischen, zellgenauen Ortung mobiler Netzwerkknoten innerhalb von Gebäuden T1 - Signal strength based localization - A contribution in probabilistic, symbolic, cell based localization of mobile objects in indoor environments N2 - Die vorliegende Dissertation setzt ein empfangssignalstärkebasiertes, probabilistisches, zweistufiges Ortungsverfahren zur symbolischen Lokalisierung von Objekten im Indoor-Bereich um. Dazu wird eine Hardware auf Basis der im 2,4 GHz ISM-Band arbeitenden Funktechnologie der Firma Nanotron zum Aufbau eines unidirektionalen Funknetzes entwickelt. Es besteht aus mobilen und stationären Netzwerkknoten und wurde in verschiedenen Umgebungsszenarien getestet. Neben dem für den Ortungsalgorithmus erforderlichen Signalstärkeparameter (AGC-Gain) wird ebenso die Sendeleistung als weiterer Systemparameter variiert. Die dadurch erweiterte Datenbasis vergrößert die Trennschärfe der diskreten a posteriori-Verteilung. Deren Modalwert bestimmt den geschätzten Aufenthalt des Mobilknotens im diskreten Raum. Der innerhalb einer ausgewählten Gebäudestruktur angewendete Basisalgorithmus liefert eine absolute Ortungsgenauigkeit von circa 73% und bestätigt so die prinzipielle Eignung des Verfahrens. Der mittlere Entfernungsfehler liegt für das 95. Perzentil bei 6,2 m. Bei einer mittleren Zellengröße von 5x5 m wird damit selbst im Fall einer Fehlortung mit hoher Wahrscheinlichkeit eine unmittelbare Nachbarzelle ausgewählt. Der flexible Aufbau erlaubt zusätzliche Untersuchungen an Parametern, welche Einfluss auf die Ortungsgenauigkeit haben. Darunter zählen Variationen der Höhe und Antennenausrichtung der Mobilknoten sowie Untersuchungen zur Hardwarestreuung. Dabei wird deutlich, dass in den beiden erstgenannten Fällen eine deutliche Verringerung der Trefferquote bis hin zu 37% auftritt. Hingegen belegt die hohe Reproduzierbarkeit der Ortungsgenauigkeit bei Verwendung baugleicher Netzwerkknoten die Übertragbarkeit einer mit einem Mobilknoten erstellten RadioMap auf andere Knoten. Das Ortungsverfahren wird neben dem primären Einsatzfeld im Indoor-Bereich ebenfalls im Outdoor-Bereich getestet. Dabei können Interferenzerscheinungen durch Mehrfachsignalausbreitung gesondert untersucht und modelliert werden. Im Anschluss werden Ansätze vorgestellt, welche das System unter verschiedenen Gesichtspunkten wie der Verringerung der erforderlichen Speicherkapazität, der Verringerung der Rechenzeit durch Eingrenzung des Suchraumes sowie die Erhöhung der Ortungsgenauigkeit durch verschiedene Filterstrukturen erweitern. In deren Ergebnis können die erforderliche Speicherkapazität um 93% gesenkt, die Rechenzeit um 42% verringert und die absolute Ortungsgenauigkeit auf 83% gesteigert werden. Die Arbeit schließt mit einer Diskussion der Ergebnisse und gibt Ausblicke auf aufbauende Forschungsschwerpunkte. N2 - A signal strength based, probabilistic, two-step procedure for symbolic localization of objects in indoor environment, using the Nanotron wireless technology is introduced and implemented. Therefore, the necessary hardware was developed to build a one-way radio network consisting of mobile and fixed network nodes. It was tested in different environmental scenarios. In addition to the signal strength value (AGC-gain) required for the Bayesian algorithm, the transmit power is used to increase the selectivity of the discrete a posteriori-distribution. Their modal value determines the estimated position of the mobile node in the discrete space. Within a selected building structure, the applied algorithm provides an absolute location accuracy of about 73%, confirming the general suitability of the procedure. The average distance error is 6,2 m for the 95. percentile. Even in the case of a wrong cell estimation, the algorithm selects an immediate neighboring cell with high probability under assumption of an average cell size of 5x5 m. The flexible structure allowes additional investigation of parameters which influence the positioning accuracy. These variations include studies about the mobile node height above ground and the direction of its antenna as well as hardware discrepancies. In the first two studies, a significant reduction in the hit ratio down to 37% was indicated. When combining the RadioMap with structurally identical nodes, the high reproducibility of the positioning accuracy shows the transferability of the location algorithm to other nodes. The detection method is tested in an indoor environment as well as in an outdoor area. The outdoor testfield had to be used to separately investigate and model interference effects caused by multipath fading. Various refinements such as reducing the required storage capacity, reducing the computation time by limiting the search space, and increasing the accuracy of positioning by various filter structures improve the system compared to its initial stage. In result, the memory capacity reduces by 93%, the computation time decreases by 42% and the absolute positioning accuracy increases up to 83%. More results are given in the thesis together with constructive views on research priorities. KW - Signal KW - Verstärkung KW - Netzwerke KW - Ortung KW - Ortung KW - Probabilistisch KW - Symbolisch KW - Gebäude KW - Signalstärke KW - Localization KW - Probabilistic KW - Symbolic KW - Indoor KW - Signal-strength Y1 - 2009 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus-12421 ER - TY - THES A1 - Huang, Yan T1 - A tracking ADC with transient-driven self-clocking for digital DC-DC converters T1 - Ein Tracking-ADC mit signalverlaufsabhängigem Takt für digitale DC-DC Wandler N2 - With further scaling of CMOS technology noise disturbance, mismatch and process variation become the major constraints of analog DC-DC converters. Consequently, digitally assisted DC-DC converters are coming in the focus of new systems, because they are easier to be configurated in the applications than the typical analog DC-DC converters, while being more robust against noise disturbance and process variation. As interface devices between analog real world and digital signal processing, ADCs must be optimized for signals in digital DC-DC converters. But the existing synchronous ADCs, which require multiple clock cycles per conversion, as SAR and Pipeline ADCs, are not suitable for the application in DC-DC converters because of special signal characteristics. For stability reasons the digital feedback control in DC-DC converters requires a short group delay (dead time). So synchronous ADCs must be run at a sampling frequency as high as possible. But this approach results unfortunately in high power dissipation. Compared to the above mentioned ADCs, the delta-encoded or Tracking ADC exhibits the shortest group delay by performing the data conversion only in one clock cycle. It makes the digital feedback control of DC-DC converters possible to response the output exactly and simultaneously. However, the synchronized Tracking ADC still has to cover the double of broad signal bandwidth of disturbance, which appears at the output of DC-DC converters occasionally, dissipating unnecessary excessive power. This dissertation presents a new concept of Tracking ADC that selfadjusts the conversion rate depending on the slope of the input signal. For a slowly varying input, this Tracking ADC is self-clocked at a low frequency in normal mode, but once the signal varies fast and the slope exceeds a defined threshold, the conversion rate of the ADC is increased to track the signal accurately. By using the proposed solution not only the issue of input slope overload for typical Tracking ADCs is significantly improved, but also the average sampling rate is decreased. Therefore, the power dissipation of the proposed ADC is also reduced. As a proof of this concept, a 6-bit Tracking ADC with transient-driven self-clocking is implemented in 0.13μm CMOS technology. The prototype of the ADC occupies an area of 400μm×200μm. The maximum power dissipation is 84μW at a supply voltage of 1.4V, when operated at 50MS/s. The integral nonlinearity (INL) is better than 0.5LSB, and the effective number of bits (ENOB) at the sampling frequency of 12.5MHz is 4.4 bits, where the ideal ENOB is limited to 5 bits for 6-bit Tracking ADCs. N2 - Mit zunehmender Skalierung der CMOS Technologie werden Rauschen, Mismatch und Prozessabweichung zu einer Hauptbeschränkung in DC-DC Konvertern. Deshalb wird der digital unterstützte DC-DC Konverter als Alternative in neu entwickelten System bevorzugt. Digitale DC-DC-Konverter sind nicht nur viel einfacher zu konfigurieren, sondern noch robuster gegen Rauschen, Störung und Prozessschwankungen. Als ein Interface-Bauelement zwischen analoger Welt und digitalem Signal Prozess, müssen die ADCs für den Einsatz in digitalen DC-DC Konvertern optimiert werden. Die üblichen synchronen ADCs, wie SAR und Pipeline ADCs, brauchen mehrere Taktperioden für eine Konvertierung, und sind daher nicht geeignet für die Anwendung in DC-DC Konvertern. Um den Konverter stabil zu halten, erfordert die digitale Rückkopplung in DC-DC Konvertern eine sehr kurze Gruppenlaufzeit (Totzeit). Deswegen müssten synchrone ADCs sehr hoch getaktet werden. Dies würde dann aber auch eine hohe Verlustleistung nach sich ziehen. Im Vergleich hierzu hat der Zähler-Rampe oder Tracking ADC die kürzeste Gruppenverzögerung, indem die Konvertierung innerhalb einer Taktperiode durchgeführt wird. Damit kann das Ausgangssignal zeitlich von der digitalen Rückkopplung entnommen werden und die Regelung schnell reagieren. Trotzdem müssen synchrone Tracking- ADCs doppelt so schnell getaktet werden wie die Bandbreite des Rauschens und der Störungen. Deswegen hat auch dieser ADC mehr Leistungsverbrauch als unbedingt erforderlich. In dieser Arbeit wird ein neues Konzept für Tracking ADCs präsentiert, deren Konversionsgeschwindigkeit automatisch von der Flankensteilheit der Eingangssignale bestimmt wird. Das heißt, wenn sich das Eingangssignal langsam ändert, wird dieser ADC auch langsamer getaktet. Aber wenn das Eingangssignal sich schnell ändert, z.B. bei Transienten, wird der ADC sofort schneller getaktet werden, um dem Eingangssignal präzise zu folgen. Mit diesem Konzept werden nicht nur die Überlast beim Verfolgen von Transienten herabgesetzt, sondern auch noch die durchschnittliche Abtastrate reduziert. Folglich wird die Verlustleistung des ADCs deutlich reduziert. Zum Nachweis dieses Konzeptes wird ein 6-bit Tracking ADC mit transienten-gesteuertem Takt in einer 130nm CMOS Technologie implementiert. Der Prototyp des ADCs besitzt die Fläche mit 400μm×200μm. Die maximale Verlustleistung ist 84μW bei 1.4V Versorgungsspannung und einer Abtastfrequenz von 50MS/s. Die integrale Nichtlinearität ist besser als 0.5 LSB, und die effektive Auflösung (ENOB) bei der Abtastfrequenz vom 12.5MHz ist 4.4 Bit, wobei die ideale ENOB 5 Bit wäre. KW - ADC KW - Tracking KW - DC-DC converter KW - Self-clocking KW - Gleichspannungswandler KW - Analog-Digital-Umsetzer Y1 - 2014 U6 - http://nbn-resolving.de/urn/resolver.pl?urn:nbn:de:kobv:co1-opus4-31789 ER -