@phdthesis{Werner2022, author = {Werner, Andr{\´e}}, title = {Anwendungsorientierte FPGA Architekturen : Virtual Coarse Grained Reconfigurable Array f{\"u}r die Berechnung arithmetischer Operation}, doi = {10.26127/BTUOpen-6248}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-62484}, school = {BTU Cottbus - Senftenberg}, year = {2022}, abstract = {Sowohl in Anlagen mit Hochgeschwindigkeitsrechensystemen als auch in der Industrie in so genannten smarten Probleml{\"o}sungen spielen Rechenbeschleuniger eine immer bedeutendere Rolle. Diese wissenschaftliche Arbeit befasst mich mit der Untersuchung anwendungsorientierter FPGA-Architekturen, um die L{\"u}cke zwischen Performanz und Energieverbrauch zu verkleinern oder gar zu schließen. Sie untersucht zun{\"a}chst die optimale Granularit{\"a}t einer Architektur f{\"u}r einen Algorithmus. Anhand der Auswertung einer umfangreichen Versuchsreihe mit ca. 650 Simulationen und etwa 200 verschiedenen Architekturen wird versucht einen FPGA mit optimalen Eigenschaften f{\"u}r eine Beschleunigerhardware abzuleiten. F{\"u}r die Untersuchung wird das Evaluationswerkzeugs Verilog-To-Routing genutzt, dessen Steuerung nebst dem Parsen der Ergebnisse mittels Python automatisiert wird. Basierend auf den Ergebnissen dieser Granularit{\"a}tsuntersuchung wird die Einf{\"u}hrung einer parameterisierbaren CGRA-Architektur beschrieben, welche als Overlay auf einer beliebigen FPGA-Architektur aufgebracht werden kann. Die ersten Ergebnisse einer Evaluation mit einem Faltungsalgorithmus weisen auf Probleme beim Datentransfer zwischen einem Prozessorsystem und dem VCGRA als Beschleuniger hin, weshalb in zus{\"a}tzliche Module f{\"u}r eine Entspannung dieses Flaschenhalses investiert wird. Aus {\"U}berlegungen entstehen so genannte Pre-Fetcher und Datenpuffer, eine Memory Management Unit und eine zentrale Steuerstelle, die Central Control Unit, welche das VCGRA zu einer Gesamtarchitektur erg{\"a}nzen. Die Entwicklungsschritte und Evaluation dieser zus{\"a}tzlichen Module erfolgt nun in SystemC, statt in VHDL, um den Zyklus von Design und Evaluation zu verk{\"u}rzen. Im Zusammenhang mit der Central Control Unit wird ein Maschinencode im Bin{\"a}rformat und ein passender Assemblerbefehlssatz entworfen, um das VCGRA autark zu steuern. Alle Werkzeuge und die Architektur stehen unter Open-Source- Lizenzen der wissenschaftlichen Community zur Verf{\"u}gung.}, subject = {FPGA; SystemC; CGRA; Overlay Architektur; Beschleuniger; Accelerator; Overlay architecture; VCGRA; Field programmable gate array; Overlay-Netz; SystemC}, language = {de} }