@phdthesis{Werner2022, author = {Werner, Andr{\´e}}, title = {Anwendungsorientierte FPGA Architekturen : Virtual Coarse Grained Reconfigurable Array f{\"u}r die Berechnung arithmetischer Operation}, doi = {10.26127/BTUOpen-6248}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-62484}, school = {BTU Cottbus - Senftenberg}, year = {2022}, abstract = {Sowohl in Anlagen mit Hochgeschwindigkeitsrechensystemen als auch in der Industrie in so genannten smarten Probleml{\"o}sungen spielen Rechenbeschleuniger eine immer bedeutendere Rolle. Diese wissenschaftliche Arbeit befasst mich mit der Untersuchung anwendungsorientierter FPGA-Architekturen, um die L{\"u}cke zwischen Performanz und Energieverbrauch zu verkleinern oder gar zu schließen. Sie untersucht zun{\"a}chst die optimale Granularit{\"a}t einer Architektur f{\"u}r einen Algorithmus. Anhand der Auswertung einer umfangreichen Versuchsreihe mit ca. 650 Simulationen und etwa 200 verschiedenen Architekturen wird versucht einen FPGA mit optimalen Eigenschaften f{\"u}r eine Beschleunigerhardware abzuleiten. F{\"u}r die Untersuchung wird das Evaluationswerkzeugs Verilog-To-Routing genutzt, dessen Steuerung nebst dem Parsen der Ergebnisse mittels Python automatisiert wird. Basierend auf den Ergebnissen dieser Granularit{\"a}tsuntersuchung wird die Einf{\"u}hrung einer parameterisierbaren CGRA-Architektur beschrieben, welche als Overlay auf einer beliebigen FPGA-Architektur aufgebracht werden kann. Die ersten Ergebnisse einer Evaluation mit einem Faltungsalgorithmus weisen auf Probleme beim Datentransfer zwischen einem Prozessorsystem und dem VCGRA als Beschleuniger hin, weshalb in zus{\"a}tzliche Module f{\"u}r eine Entspannung dieses Flaschenhalses investiert wird. Aus {\"U}berlegungen entstehen so genannte Pre-Fetcher und Datenpuffer, eine Memory Management Unit und eine zentrale Steuerstelle, die Central Control Unit, welche das VCGRA zu einer Gesamtarchitektur erg{\"a}nzen. Die Entwicklungsschritte und Evaluation dieser zus{\"a}tzlichen Module erfolgt nun in SystemC, statt in VHDL, um den Zyklus von Design und Evaluation zu verk{\"u}rzen. Im Zusammenhang mit der Central Control Unit wird ein Maschinencode im Bin{\"a}rformat und ein passender Assemblerbefehlssatz entworfen, um das VCGRA autark zu steuern. Alle Werkzeuge und die Architektur stehen unter Open-Source- Lizenzen der wissenschaftlichen Community zur Verf{\"u}gung.}, subject = {FPGA; SystemC; CGRA; Overlay Architektur; Beschleuniger; Accelerator; Overlay architecture; VCGRA; Field programmable gate array; Overlay-Netz; SystemC}, language = {de} } @techreport{OPUS4-6304, title = {3rd Workshop on smart medical devices and systems - RC-SMDS '22}, editor = {Reichenbach, Marc and Schmailzl, Kurt J.G.}, doi = {10.26127/BTUOpen-6304}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-63042}, year = {2022}, abstract = {For the third time we were able to hold our PhD workshop "Research is Calling" on smart medical devices and systems, this time in Berlin again. This unique workshop brings together young scientists from computer science and medicine to provide a forum to discuss the very latest approaches to smart medical devices and systems. This year, for the first time, it is possible to publish corresponding workshop proceedings via the publication service of the Brandenburg Technical University (BTU). In our view, this format can create true interdisciplinarity because everyone presents their ideas and interim results to colleagues from a wide variety of disciplines and, conversely, hears and sees the latest from many other specialties. This forum is the vehicle for initiating new collaborations and planning joint research projects. The 'Cottbus project' emerged from personal partnerships between 'technicians' and 'physicians' and was planned from the beginning as a platform and an offer: as a platform for free and fully open scientific exchange and discourse, as an offer to all who are interested, also and gladly beyond Brandenburg. Begun as a "PhD Colloquium", Cottbus' "Research is Calling" is an ideas laboratory for young scientists. Cottbus is to establish a university medical faculty in the next few years as part of the structural change program following the coal phase-out. From our point of view, this lab is an important building block to establish cross-sectional issues right at the interface between medicine and technology, a culture of open discourse and scientific dialogue. The workshop covers the following topics in particular: Smart sensors for medical applications, Low-power wearable sensors, artificial intelligence for medical applications, medical robots, algorithms for medical applications, applications and case studies. Despite the pandemic situation the workshop could be held in presence. In five exciting presentations new ideas and cooperation possibilities were shown. Two keynotes (including Alina Nechyporenko, Marcus Frohme as special guests) and a dinner rounded off the program. At this point we would like to thank all participants, the reviewers, and the organizers, Stefan Scharoba and Kathleen Galke. We look forward to establishing this event as permanent and reaching an ever-growing audience.}, subject = {Low-power device; Medical device; Robots; ECG; Bipolar disorder; Energiesparsame Ger{\"a}te; Medizinische Ger{\"a}te; Roboter; EKG; Bipolare St{\"o}rung; Medizintechnik; Elektrokardiografie; Intelligenter Sensor; Roboter; Energieeinsparung; Konferenzschrift}, language = {en} } @phdthesis{Mueller2014, author = {M{\"u}ller, Sebastian}, title = {Software-basierte Rekonfiguration in statisch geplanten Mehrkernsystemen zur Behandlung permanenter Fehler}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-34916}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {In zuk{\"u}nftigen eingebetteten Systemen ist bei zunehmender Integrationsdichte mit einer abnehmenden Zuverl{\"a}ssigkeit zu rechnen. Insbesondere lang laufende Systeme werden mit fortschreitender Zeit Alterungserscheinungen aufweisen, die sich durch den permanenten Ausfall einzelner Komponenten bemerkbar machen. Um die Funktionst{\"u}chtigkeit solcher Systeme auch f{\"u}r einen langen Zeitraum zu gew{\"a}hrleisten, sind Funktionen erforderlich, die die Erkennung, Lokalisierung und Behandlung solcher permanenter Fehler erlauben. Diese Funktionen sind dabei in das System zu integrieren. Es existieren daf{\"u}r bereits verschiedene Ans{\"a}tze auf unterschiedlichen Systemebenen. Das Spektrum solcher Ans{\"a}tze reicht von einer Reparatur auf Transistorebene {\"u}ber die Reparatur einzelner Komponenten, die aus einigen dutzend bis einigen tausend Transistoren bestehen, bis hin zu Reparaturans{\"a}tzen, die komplette Prozessorkerne in einem System ersetzen. Jeder Ansatz hat dabei seine spezifischen Vor- und Nachteile. Das betrifft insbesondere den Aufwand zur Administration der Reparatur sowie die Anwendbarkeit auf beliebige Hardwarestrukturen. Bisher wurden die Reparaturmethoden isoliert entwickelt. In Systemen mit zunehmender Komplexit{\"a}t wird jedoch ein hierarchischer Ansatz ben{\"o}tigt, der die existierenden Techniken ebenen{\"u}bergreifend verbindet. Dadurch kann eine Zerlegung des Systems in verschiedene Gruppen vorgenommen werden, wobei f{\"u}r jede Gruppe eine spezifische Reparaturmethodik besonders geeignet ist. Es entsteht dadurch ein teils hierarchisch organisierter Reparaturansatz, der unterschiedliche Reparaturtechniken miteinander kombiniert. Es werden f{\"u}r das hierarchische Verfahren insbesondere software-basierte Reparaturans{\"a}tze betrachtet, da diese nur einen geringen Administrationsaufwand in Hardware erfordern. Die Nutzung fehlerhafter Komponenten im Prozessor wird dabei durch die Anpassung des ausgef{\"u}hrten Programms an die aktuelle Fehlersituation vermieden. Diese Anpassung kann beispielsweise auf Systemebene, durch Verlagerung eines Programms von einem Prozessorkern auf einen anderen Kern oder auf der Ebene von Prozessorkernen, wobei die Benutzung einzelner Komponenten eines Kerns vermieden wird, erfolgen. Diese Anpassungen lassen sich durch Techniken, wie sie im Backend eines Compilers eingesetzt werden, bewerkstelligen. Die Reparatur auf den verschiedenen Ebenen erfordert dabei unterschiedlich m{\"a}chtige Backends. Das reicht von einem Backend, das nur eine Ablaufplanung {\"a}ndert, {\"u}ber ein Backend, das dar{\"u}ber hinaus noch die Registervergabe anpasst, bis hin zu einem Backend, das den Programmcode zweier Prozessorkerne vertauscht und an den jeweiligen Kern anpasst. Die Ausf{\"u}hrung der software-basierten Reparatur soll dabei m{\"o}glichst durch den fehlerhaften Kern selbst ausgef{\"u}hrt werden. In schwerwiegenden F{\"a}llen erfolgt eine administrierte Reparatur auf der Systemebene durch einen zur Reparaturzeit bestimmten Prozessorkern des Systems. Der Aufwand f{\"u}r entsprechende Backends sowie deren M{\"o}glichkeit zur Fehlerbehandlung werden in dieser Arbeit untersucht.}, subject = {Zuverl{\"a}ssigkeit; Fehlertoleranz; Mehrkernsystem; Software-basierte Rekonfiguration; Fault-Tolerance; Multicore System; Software-based Self-Repair; Dependability; Eingebettetes System; Fehlertoleranz; Rekonfiguration}, language = {de} } @inproceedings{PechmannHagelauerWengeretal.2023, author = {Pechmann, Stefan and Hagelauer, Amelie and Wenger, Christian and Reichenbach, Marc}, title = {1. Memristor-Symposium 2023}, doi = {10.26127/BTUOpen-6348}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-63489}, year = {2023}, abstract = {The 1.Memristor-Symposium was held from 27-28.02.2023 in Bamberg. Young scientists and PhD students presented their research and covered several topics regarding ongoing memristive research in Germany. Several talks on the topic of memristive devices, their testing, modeling and usage were presented and discussed, covering the whole vertical integration from material and divice up to application level.}, subject = {Memristor; Memristive switching; RRAM; Modeling; Memristisches Schalten; Modellierung; Memristor; Modellierung}, language = {en} } @phdthesis{Ulbricht2014, author = {Ulbricht, Markus}, title = {Systematische Lebensdauer-Optimierung f{\"u}r hochintegrierte Systeme auf der Basis von Nano-Strukturen durch Stress-Optimierung und Selbstreparatur}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-31220}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {Die Skalierung von Bauelementen der Mikroelektronik bis hin zu atomaren Dimensionen hat einen zunehmenden negativen Einfluss auf deren Zuverl{\"a}ssigkeit und mittlere Lebensdauer. Durch uneinheitliches Skalieren der r{\"a}umlichen Ausdehnung im Vergleich zur Versorgungsspannung steigen die internen Energiedichten und damit die Temperatur. Diese tr{\"a}gt wesentlich zur Verst{\"a}rkung gewisser Fehlereffekte bei. Maßnahmen wie Selbstreparatur und Entstressen k{\"o}nnen dieser Entwicklung entgegenwirken, wobei Kombinationen solcher Ans{\"a}tze noch bessere Ergebnisse versprechen. Ziel der vorliegenden Dissertationsschrift ist es, eine dieser Kombinationen auf ihre Kosten und Nutzen zu untersuchen. Damit kann am Ende die Aussage getroffen werden, ob die Activity Migration eine gewinnbringende Erg{\"a}nzung in einem zur Selbstreparatur genutzten M aus N System darstellt oder nicht. Um dieses Ziel zu erreichen, werden zuerst f{\"u}nf verschiedene Implementierungen des Ansatzes in einem VLIW Prozessor erstellt. Anschließend findet die Simulation der Implementierungen in verschiedenen Strukturgr{\"o}ßen, in Bezug auf ihr Temperaturverhalten statt. {\"U}ber entsprechende Modellierungen wird daraufhin die Zuverl{\"a}ssigkeit und mittlere Lebensdauer der Originalsysteme, Systeme mit reinem M aus N System und den Systemen mit integrierter Activity Migration in Abh{\"a}ngigkeit von Temperatur und Fl{\"a}che ermittelt. Die erzeugten Ergebnisse belegen, dass das Hinzuf{\"u}gen der Activity Migration bei den untersuchten Prozessormodellen, mit starker thermischer Kopplung zwischen Funktions- und Ersatzbaugruppen, warmer Redundanz, Rekonfiguration im laufenden Betrieb und den gegebenen Formeln zur Berechnung der Fehlerraten verschiedener Fehlermodelle, keinen nennenswerten Gewinn an Lebensdauer erbringt, da das reine M aus N System bereits zu einer deutlichen Lebensdauersteigerung f{\"u}hrt.}, subject = {Temperaturmanagement; Thermal management; Selbstreparatur; M aus N System; Zuverl{\"a}ssigkeit; Mittlere Lebensdauer; Self repair; k out of n system; Reliability; Mean time to failure; Elektronisches Bauelement; Lebensdauer; Zuverl{\"a}ssigkeit}, language = {de} } @phdthesis{Veleski2022, author = {Veleski, Mitko}, title = {A cross-layer framework for adaptive processor-based systems regarding error resilience and power efficiency}, doi = {10.26127/BTUOpen-6145}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-61450}, school = {BTU Cottbus - Senftenberg}, year = {2022}, abstract = {This dissertation proposes a cross-layer framework able to synergistically optimize resilience and power consumption of processor-based systems. It is composed of three building blocks: SWIELD multimodal flip-flop (FF), System Operation Management Unit (SOMU) and Framework Function Library (FFL). Implementation of the building blocks is performed at circuit, architecture and software layer of the system stack respectively. The SWIELD FF can be configured to operate as a regular flip-flop or as an enhanced flip-flop for protection against timing/radiation-induced faults. It is necessary to perform replacement of selected timing-critical flip-flops in a system with SWIELD FFs during design time. When the system is active, the SWIELD FFs operation mode is dynamically managed by the SOMU controller according to the current requirements. Finally, the FFL contains a set of software procedures that greatly simplify framework utilization. By relying on the framework, a system can intelligently interchange techniques such as Adaptive Voltage/Frequency Scaling, selective Triple Modular Redundancy and clock gating during operation. Additionally, a simple and convenient strategy for integration of the framework in processor-based systems is also presented. A key feature of the proposed strategy is to determine the number of SWIELD FFs to be inserted in a system. Using this strategy, the framework was successfully embedded in instances of both single- and multicore systems. Various experiments were conducted to evaluate the framework influence on the target systems with respect to resilience and power consumption. At expense of about 1\% area overhead, the framework is able to preserve performance and to reduce power consumption up to 15\%, depending on the number of SWIELD FFs in the system. Furthermore, it was also shown that under certain conditions, the framework can provide failure-free system operation.}, subject = {Processor; Cross-layer; Power; Resilience; Prozessoren; Energieeffizienz; Leistungseffizienz; Fehlerresilienz; Prozessor; Modell; Energieeffizienz; Fehlertoleranz}, language = {en} } @phdthesis{Misera2007, author = {Misera, Silvio Andr{\´e}}, title = {Simulation von Fehlern in digitalen Schaltungen mit SystemC}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus-4063}, school = {BTU Cottbus - Senftenberg}, year = {2007}, abstract = {Elektronische Systeme sind in vielen Bereichen des t{\"a}glichen Lebens zur Selbstverst{\"a}ndlichkeit geworden. Dabei werden diese zunehmend komplexer und leistungsf{\"a}higer. F{\"u}r den Entwurf entstehen dadurch Herausforderungen, die z. B. zunehmend mit Hilfe von SystemC gel{\"o}st werden. SystemC, eine C++- Klassenbibliothek, erlaubt die Modellierung von Hardwarekomponenten in einer Programmiersprache, wie sie zuvor nur mittels spezieller Hardwarebeschreibungssprachen m{\"o}glich war. Die Simulation des Systems im Zusammenhang mit Fehlererscheinungen ist ein wichtiger Schritt f{\"u}r den Zuverl{\"a}ssigkeitsnachweis. F{\"u}r die Simulation von Fehlern ergeben sich dabei im wesentlichen zwei Einsatzbereiche. Zum einen ist es die Fehlersimulation, welche Testmuster hinsichtlich ihrer Effektivit{\"a}t f{\"u}r den Produktionstest beurteilt. Zum anderen dient sie, h{\"a}ufig als simulierte Fehlerinjektion bezeichnet, dem Nachweis der Fehlertoleranz oder des Systemverhaltens im Betrieb. In dieser Arbeit werden erstmals verschiedene Aspekte und Strategien zur Simulation von Fehlern in digitalen Schaltungen als SystemC-Beschreibungen methodisch untersucht. Vorteile mit der Verwendung von SystemC bestehen z. B. in der Verwendung eines einheitlichen Beschreibungsmittels in einem durchg{\"a}ngigen Ablauf und in der M{\"o}glichkeit einer schnellen Ausf{\"u}hrung. Voraussetzung f{\"u}r die Simulation von Hardware ist eine entsprechende Modellierungsm{\"o}glichkeit. Neben der Betrachtung der Register-Transfer- und Gatterebene wird eine neue Modellierung auf der Schalterebene pr{\"a}sentiert. Der Vorteil liegt hierbei in einer h{\"o}heren Aufl{\"o}sung bei einer akzeptablen Geschwindigkeitseinbuße, wie sie insbesondere bei der Simulation von Fehlern sinnvoll ist. Bei der Modellierung der Fehler wurden neben dem klassischen Haftfehlermodell weitere Modelle kreiert, die Defekte und St{\"o}rungen realit{\"a}tsn{\"a}her abbilden. Die Injektion der Fehler in die Hardware-Beschreibung erfolgt mit Hilfe verschiedener Strategien. Neben der Umsetzung von Methoden, wie sie aus anderen Hardwarebeschreibungssprachen bekannt sind, werden weitere Wege in SystemC gezeigt. Hierbei nutzt man spezielle Eigenschaften der Sprache C++ und des SystemC-Kernels. Ergebnis dieser Techniken ist eine Modifikation der SystemC-Bibliothek, die zu einer sehr effizienten Fehlerinjektion f{\"u}hrt. Bei der Einf{\"u}hrung neuer Entwurfswerkzeuge entsteht oft das Problem der Portierung des bestehenden Know-hows. Eine Alternative kann die Kopplung von bestehenden und neuen Simulationsprogrammen sein. Probleme solcher gekoppelten Simulationen liegen z. B. im zus{\"a}tzlichen Kommunikationsaufwand und der Synchronisation, welche die Ausf{\"u}hrungszeit oft deutlich erh{\"o}hen. Die hier pr{\"a}sentierte Mixed-Language-Co-Simulation in Form einer Thread-Implementierung und einer weiteren Modifikation der SystemC-Bibliothek erweist sich aber als sehr effizient im Vergleich zu anderen Co-Simulationen. Eine wesentliche Herausforderung f{\"u}r Simulationsaufgaben besteht in ihren Ausf{\"u}hrungen in einer akzeptablen Zeit. Es werden verschiedene Implementierungen der beschleunigten Simulation pr{\"a}sentiert. Dabei kommen unterschiedliche Ebenen der Parallelisierung zur Verwendung und zur Untersuchung in Bezug auf ihre Performance. Eine Kombination verschiedener Methoden f{\"u}hrt zu einer zus{\"a}tzlichen Verbesserung. Mit dieser Arbeit wird gezeigt, dass die Simulation von Fehlern in Hardware mit SystemC praktikabel und sinnvoll ist. Anhand von Simulationen und Bewertungen an Beispielschaltungen wird dies unterstrichen.}, subject = {Digitalschaltung; SystemC; Fehlererkennung; Fehlerbehandlung; Fehlersimulation; SystemC; Fehlersimulation; Fehlerinjektion; SystemC; Simulation; Fault injection}, language = {de} } @phdthesis{Koal2014, author = {Koal, Tobias}, title = {Effiziente Auswahl redundanter Komponenten f{\"u}r Prozessoren zur Kompensation permanenter Fehler}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-30687}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {Die stetige Skalierung von Fertigungstechnologien sorgte f{\"u}r einen rasanten Anstieg der Komplexit{\"a}t und damit auch der Verarbeitungsleistung von integrierten Schaltungen. Dies f{\"u}hrte auch zu h{\"o}heren Anforderungen an die Entwurfs- und Produktionsprozesse f{\"u}r diese Systeme. Zus{\"a}tzlich dazu steigern Strukturen im Nanometerbereich die Anf{\"a}lligkeit gegen{\"u}ber physikalischen Effekten, welche sich in tempor{\"a}ren und zunehmend auch dauerhaften St{\"o}rungen der Funktionalit{\"a}t {\"a}ußern k{\"o}nnen. Der Einsatz von Fehlertoleranz ist f{\"u}r diese komplexen Systeme nicht wegzudenken und wird f{\"u}r zuk{\"u}nftige anf{\"a}lligere Fertigungstechnologien noch relevanter. In dieser Arbeit wird eine skalierbare Architektur zur Kompensation dauerhafter St{\"o}rungen f{\"u}r beliebige Prozessorkomponenten vorgestellt. Der Einsatz dieser Architektur ist unabh{\"a}ngig von der Fehlerursache und kann sowohl direkt nach der Produktion als auch w{\"a}hrend des Einsatzes im Zielsystem genutzt werden. Durch die Verwendung dieser Architektur, auf aktiver Hardware-Redundanz basierend, ist eine Steigerung der Zuverl{\"a}ssigkeit, der Lebensdauer aber auch der Produktionsausbeute bei gleichbleibender Funktionalit{\"a}t m{\"o}glich. Mit der Modellierung in dieser Arbeit wird die Effizienz der vorgestellten Architektur, unter Ber{\"u}cksichtigung der zus{\"a}tzlichen Hardware f{\"u}r Redundanz und der notwendigen administrativen Komponenten, ermittelt und erm{\"o}glicht damit einen zielgerichteten Auswahlprozess f{\"u}r Prozessorkomponenten und die Menge ihrer Redundanz. Somit wird die optimale Redundanz f{\"u}r ein gegebenes System und ein zu erreichendes Ziel bereits im Entwurfsprozess bestimmtund kann damit fr{\"u}hzeitig bei der Umsetzung ber{\"u}cksichtigt werden. Neben der Beschreibung des Aufbaus der Architektur und ihrer Funktionsweise zeigt diese Arbeit wie sich eine Integration in bestehende Entwurfsprozesse mit g{\"a}ngigen Methoden und Werkzeugen realisieren l{\"a}sst. Zus{\"a}tzlich dazu wird die Systemmodellierung zur Realisierung des zielgerichteten Auswahlprozesses beschrieben. Anhand eines Anwendungsbeispiels wird die M{\"o}glichkeit der Umsetzung aufgezeigt und die daraus resultierenden Ergebnisse diskutiert.}, subject = {Zuverl{\"a}ssigkeit; Lebensdauer; Integrierte Schaltungen; Eingebaute Selbstreparatur; Redundanz; Reliability; Lifetime; Integrated circuits; Built-in self-repair; Redundancy; Integrierte Schaltung; Zuverl{\"a}ssigkeit; Fehlertoleranz; Fehleranalyse}, language = {de} } @phdthesis{Gleichner2014, author = {Gleichner, Christian}, title = {Diagnostischer Test eingebetteter Systeme im Automobil {\"u}ber serielle Standardschnittstellen}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-33626}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {Im Automobilbereich nimmt die Komplexit{\"a}t eingebetteter Systeme mit steigenden Anspr{\"u}chen bez{\"u}glich Qualit{\"a}t und Sicherheit, aber auch aus {\"o}kologischen und {\"o}konomischen Aspekten stetig zu. Zum einen wird dies erreicht durch die Anzahl der Steuerger{\"a}te und Sensoren und deren Vernetzung, zum anderen durch den rasanten technologischen Fortschritt in der Halbleiterindustrie. Durch die hohe Integrationsdichte und die dadurch erh{\"o}hte Sensibilisierung gegen{\"u}ber potentieller Fehlerquellen w{\"a}hrend des Produktionsprozesses lassen sich bei der Halbleiterfertigung defekte Chips oder solche mit erh{\"o}hter Fehleranf{\"a}lligkeit nicht vermeiden. Somit werden Ausbeute und Lebensdauer hochintegrierter Schaltungen (IC) reduziert. Da diese vermehrt Einzug in die Automobilindustrie halten, ist es wichtig, einen hohen Qualit{\"a}tsstandard und, gerade in eingebetteten Prozessoren f{\"u}r sicherheitskritische Anwendungen, eine hohe Fehler- und Ausfallresistenz zu gew{\"a}hrleisten. In einem solch komplexen elektronischen System w{\"a}re es daher w{\"u}nschenswert einen Fehler m{\"o}glichst fr{\"u}hzeitig zu erkennen, bevor er zu einer St{\"o}rung essentieller Funktionen f{\"u}hrt. Kommt es zum Teil- oder gar Systemausfall, so ist es dar{\"u}ber hinaus von gro{\"y}er Bedeutung, einen einmal festgestellten Fehler im Nachhinein in der Werkstatt oder als R{\"u}ckl{\"a}ufer beim Hersteller schnell und eindeutig reproduzieren und diagnostizieren zu k{\"o}nnen. Die Ursache eines gemeldeten Fehlers in der Fahrzeugelektronik ist aber h{\"a}ufig nicht einwandfrei feststellbar. So besteht im Fehlerfall nur die M{\"o}glichkeit, Systemkomponenten anhand der Fehlerbeschreibung auf Verdacht auszutauschen. Eine nachtr{\"a}gliche Fehleranalyse durch den Halbleiterhersteller erfordert hohen Aufwand, da der IC unter anderem erst von der Platine gel{\"o}st werden muss. Im Produktionstest beim Halbleiterhersteller werden hochaufl{\"o}sende strukturorientierte Verfahren angewandt, um fehlerhafte Chips zu identifizieren und auszusortieren. Hierzu werden in den IC eingebrachte Teststrukturen mit separaten Zugangskan{\"a}len genutzt, um eine hohe Fehler{\"u}berdeckung in kurzer Testzeit zu garantieren. Der Testzugang zu dieser Produktionstestlogik steht nach dem Packaging und somit nach dem Aufbringen auf die Steuerger{\"a}teplatine nicht mehr zu Verf{\"u}gung. Die vorliegende Dissertation pr{\"a}sentiert ein Konzept, das einen f{\"u}r die Diagnose eingebetteter Systeme erforderlichen strukturorientierten Test unter Verwendung der schaltungsinternen Produktionstestlogik und serieller Standardschnittstellen realisiert. Somit wird ein Test eines Automotive-ICs mit hoher diagnostischer Aufl{\"o}sung {\"u}ber eine vorhandene Steuerger{\"a}teschnittstelle im Zielsystem (Kraftfahrzeug) ohne Demontage des Steuerger{\"a}tes und der ICs verf{\"u}gbar gemacht. Der Testzugang setzt dabei die maximale {\"u}ber die genutzte Standardschnittstelle realisierbare Datenrate um. Dem Steuerger{\"a}tehersteller kann dadurch ein erweiterter Produktionstest bereitgestellt werden, der weit {\"u}ber den Leiterplattentest hinaus eine nachweisbare hohe Pr{\"u}fsch{\"a}rfe bietet. Kann die St{\"o}rung einer Systemfunktionalit{\"a}t durch die Diagnosem{\"o}glichkeit bereits im Feld, das heißt, w{\"a}hrend eines Werkstattaufenthalts, eindeutig auf einen fehlerhaften IC zur{\"u}ckgef{\"u}hrt werden, lassen sich wiederholte Fehlersuchen und teure Reparaturen vermeiden. Der Halbleiterhersteller kann zudem die aus der Diagnose eines defekten ICs gewonnenen Informationen nutzen, um w{\"a}hrend des Fertigungsprozesses und des Fertigungstests entsprechende Maßnahmen zu ergreifen, mit denen die Chipqualit{\"a}t verbessert werden kann. Neben dem Testzugang umfasst das entworfene Konzept auch einen integrierten Selbsttest, der strukturelle Fehler des ICs bereits vor einer m{\"o}glichen Auswirkung auf die Funktionalit{\"a}t des Systems identifizieren kann und somit die Systemzuverl{\"a}ssigkeit erh{\"o}ht.}, subject = {Scan-Test; Testschnittstelle; Built-In Self-Test; USB; FlexRay; Kraftwagen; Eingebettetes System; Kontrollfluss; USB ; Datenfluss}, language = {de} } @phdthesis{Scheit2011, author = {Scheit, Daniel}, title = {Fault-tolerant integrated interconnections based on built-in self-repair and codes}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus-22679}, school = {BTU Cottbus - Senftenberg}, year = {2011}, abstract = {The reliability of interconnects on integrated circuits (IC) has become a major problem in recent years because of the rise of complexity, the low-k-insulating material with reduced stability, and wear-out-effects from high current densities. The total reliability of a system on a chip is increasingly influenced by the reliability of the interconnections, which is caused by increased communication from the elevated number of integrated functional units. In recent years, studies have predicted that static faults will occur more often decreasing the reliability and the mean time to failure. The most published solutions aim to prevent dynamic faults and to correct transient faults. However, built-in self-repair (BISR) as a solution for static faults has not previously been discussed along with the other possible solutions. Theoretically, BISR can lead to higher reliability and lifetime. This is my motivation to implement BISR for integrated interconnects. Because BISR cannot repair transient and dynamic faults, I combine BISR with other approved solutions in this thesis. The results show that the combination leads to higher reliability and lifetime with less area and static power overhead compared to the existing solutions.}, subject = {Fehlertoleranz; Integrierte Schaltung; Zuverl{\"a}ssigkeit; Fehlerkorrekturcode; Selbstreparatur; Fehlerkorrektur-Codes; Integrierte Verbindungen; Built-in self-repair; Error correction code; Integrated interconnection}, language = {en} } @phdthesis{Schoelzel2014, author = {Sch{\"o}lzel, Mario}, title = {Self-testing and self-repairing embedded processors: techniques for statically scheduled superscalar architectures}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-31265}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {This thesis introduces a comprehensive approach for making a particular class of embedded processors self-testing and self-repairing, such that a limited amount of permanent hardware faults that occur during the lifetime of these processors in the field will not prohibit the functional behavior of the user application running on the processor. The presented concepts all use redundant hardware, but the techniques used for administrating the hardware-redundancy range from hardware-based methods over hybrid methods to pure software-based methods, whereby the focus is on the latter ones. The proposed methods will be demonstrated by using a processor that is well designed for diagnostic self-test and self-repair purposes. This will also highlight some architectural properties of such a processor, which are beneficial for performing a software-based self-test and self-repair process. Chapter 1 is an introduction to the field of dependable systems and fault tolerance. Fundamental terms and notations, which are used throughout this thesis for classification and evaluation, are provided. The used processor model - the VARP processor - is introduced in chapter 2 together with a hardware-based self-repair scheme for that processor. The results are used as reference values for evaluating the software-based methods. Chapter 3 introduces the fundamental concept of the software-based self-repair. In chapter 4 hybrid methods are derived by combining software-based and hardware-based methods, highlighting the synergy effects of the combination. Finally, in chapter 5, a diagnostic and adaptive software-based self-test scheme is introduced. This self-test scheme provides the diagnostic capability that is needed in the field for identifying defect components in the VARP processor and completes the comprehensive software-based self-test and self-repair approach.}, subject = {Fault Tolerance; Fehlertoleranz; Self-Test; Self-Repair; Diagnosis; VLIW; Selbsttest; Selbstreparatur; Diagnose; VLIW}, language = {en} }