@phdthesis{Skoncej2014, author = {Skoncej, Patryk}, title = {Investigation of methods for increasing the reliability of highly integrated non-volatile memories on system level}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-35122}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {Conventional semiconductor memories are facing many challenges concerning their yield, reliability, testability, and manufacturability as the feature size decreases. Although they are used in the vast majority of electronic devices, their applicability for upcoming digital systems is questionable. On the other hand, due to unprecedented development of mobile devices even faster, denser, and more power-efficient semiconductor memories are required. As a consequence, many researchers and system designers are seeking new memory solutions. The greatest attention is paid to solid-state, non-volatile memories (NVMs) such as PCRAMs, MRAMs/STT-MRAMs, FeRAMs, and RRAMs. Due to their promising features like non-volatility, low-power consumption, and great scalability they are expected to meet the challenging demands of future digital systems. Unfortunately, despite all advantages they offer, emerging NVMs pose some peculiar characteristics like limited endurance, variable data retention time, or vulnerability to external factors. On top of that, they are still in early-maturity state where their fabrication processes are not of high quality and are prone to high variations. Because of that, emerging NVMs may suffer from permanent faults which can occur right after production or in the field, during their operational time. As a consequence, the reliability of new memory technologies requires special management and great improvement. The thesis introduces system-level approach aimed at comprehensive reliability management of existing and emerging NVMs. It presents novel on-line repair techniques which focus on specific issues of NVMs. The block-level repair manages post-production faults in the memory array. The word-level repair aims at hard faults caused by wear-out memory cells. Finally, the error-correcting code with increased hard-error correction capability handles soft and hard errors in the memory array. Because proposed techniques are based on similar principles, they can be combined into a consistent system. Depending on the way how they are connected, different repair schemes can be achieved. Moreover, by merging them into the system a synergistic effect can be produced where the achieved memory reliability improvement is greater than the sum of reliability improvements achieved with their standalone implementations. Further in the thesis, such a consistent repair system is presented. Next, its effectiveness, repair capabilities, and applicability for an embedded system are evaluated. In addition, the achieved synergistic effect is described and quantified}, subject = {Built-in self-repair; Error-correcting code; Non-volatile memory; Eingebaute Selbstreparatur; Fehlerkorrekturcode; Nichtfl{\"u}chtiger Speicher; Nichtfl{\"u}chtiger Speicher; Fehlerkorrekturcode}, language = {en} } @phdthesis{Augustin2012, author = {Augustin, Michael}, title = {Spezifische Fehlertoleranz f{\"u}r kombinatorische und sequentielle Schaltungen}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus-26931}, school = {BTU Cottbus - Senftenberg}, year = {2012}, abstract = {In dieser Arbeit wird ein neues Konzept f{\"u}r den Entwurf fehlertoleranter digitaler Schaltungen vorgestellt. Die als spezifische Fehlertoleranz bezeichnete Entwurfsmethode erweitert den Stand der Technik um die M{\"o}glichkeit, Fehlertoleranz gezielt f{\"u}r gew{\"u}nschte Ein- und Ausgabezuweisungen einer Schaltung bereitzustellen. Die generell sehr aufw{\"a}ndigen Maßnahmen zur Realisierung von Fehlertoleranz lassen sich so an die tats{\"a}chlich vorhandenen Zuverl{\"a}ssigkeitsanforderungen einer gegebenen Anwendung anpassen, was im Vergleich zu herk{\"o}mmlichen Verfahren zu erheblichen Kosteneinsparungen im Hinblick auf Hardware und Stromverbrauch f{\"u}hrt. Die Eingaben einer Schaltung werden dazu mit ihren zugeh{\"o}rigen Ausgaben in kritische und unkritische Signale unterteilt. F{\"u}r kritische Signale wird das gleiche Maß an Fehlertoleranz bereitgestellt, wie es auch durch das Verfahren der dreifach modularen Redundanz garantiert wird. Unkritische Signale werden nicht fehlertolerant ausgelegt, da das f{\"u}r solche Signale nicht gefordert werden muss. Im Bezug auf kombinatorische Schaltungen wird dieses Grundprinzip auf eine beliebig w{\"a}hlbare Teilmenge aller m{\"o}glichen Eingaben mit ihren zugeh{\"o}rigen Ausgaben angewendet. Die nicht zu sch{\"u}tzenden, unkritischen Signale werden zu Optimierungszwecken genutzt. Genau diese Freiheit im Entwurfsprozess erm{\"o}glicht beim Entwurf fehlertoleranter Schaltungen signifikante Kosteneinsparungen, die bislang durch andere Verfahren nicht ber{\"u}cksichtigt wurden. Bei sequentiellen Schaltungen wird das Konzept auf Eingabefolgen und ihre entsprechend zugeh{\"o}rigen Ausgabefolgen abgebildet. Ab einem bestimmten Zustand werden in Schaltungen, die nach diesem Prinzip entworfen wurden, alle als kritisch eingestuften Eingabefolgen fehlertolerant verarbeitet, woraufhin die sequentielle Schaltung entsprechend fehlertolerante Ausgabefolgen liefert. Die L{\"a}nge der kritischen Eingabefolgen und die Anzahl der Zust{\"a}nde, von denen aus eine fehlertolerante Verarbeitung der Eingaben gefordert wird, ist beliebig w{\"a}hlbar. Neben der Beschreibung des Grundkonzeptes der spezifischen Fehlertoleranz f{\"u}r kombinatorische und sequentielle Schaltungen beinhaltet die Arbeit Erweiterungen, mit denen sich die durch das Verfahren bereitgestellte Fehlertoleranz erh{\"o}hen l{\"a}sst. Es wird zudem erl{\"a}utert, wie die spezifische Fehlertoleranz ohne besonderen Aufwand mit Hilfe g{\"a}ngiger Werkzeuge im Schaltungsentwurf umgesetzt werden kann. Vom Entwerfer werden dazu keine speziellen Kenntnisse {\"u}ber das eigentliche Verfahren vorausgesetzt. Anhand experimenteller Ergebnisse wird auch gezeigt, welche Einsparungen sich durch die spezifische Fehlertoleranz im Vergleich zu herk{\"o}mmlichen Verfahren aus diesem Bereich ergeben. Dazu wurden verschiedene Benchmark-Schaltungen mit der spezifischen Fehlertoleranz implementiert und ihre Gesamtfl{\"a}chen den Fl{\"a}chen entsprechender Schaltungen, die nach dem Prinzip der dreifach modularen Redundanz entworfen wurden, gegen{\"u}bergestellt.}, subject = {Integrierte Schaltung; Zuverl{\"a}ssigkeit; Fehlertoleranz; Fehlertoleranz; Dreifach modulare Redundanz; Fl{\"a}chenreduzierung; Digitalschaltung; TMR; Fault tolerance; Triple modular redundancy; Reduction of area; Digital circuit; TMR}, language = {de} }