@phdthesis{Koal2014, author = {Koal, Tobias}, title = {Effiziente Auswahl redundanter Komponenten f{\"u}r Prozessoren zur Kompensation permanenter Fehler}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-30687}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {Die stetige Skalierung von Fertigungstechnologien sorgte f{\"u}r einen rasanten Anstieg der Komplexit{\"a}t und damit auch der Verarbeitungsleistung von integrierten Schaltungen. Dies f{\"u}hrte auch zu h{\"o}heren Anforderungen an die Entwurfs- und Produktionsprozesse f{\"u}r diese Systeme. Zus{\"a}tzlich dazu steigern Strukturen im Nanometerbereich die Anf{\"a}lligkeit gegen{\"u}ber physikalischen Effekten, welche sich in tempor{\"a}ren und zunehmend auch dauerhaften St{\"o}rungen der Funktionalit{\"a}t {\"a}ußern k{\"o}nnen. Der Einsatz von Fehlertoleranz ist f{\"u}r diese komplexen Systeme nicht wegzudenken und wird f{\"u}r zuk{\"u}nftige anf{\"a}lligere Fertigungstechnologien noch relevanter. In dieser Arbeit wird eine skalierbare Architektur zur Kompensation dauerhafter St{\"o}rungen f{\"u}r beliebige Prozessorkomponenten vorgestellt. Der Einsatz dieser Architektur ist unabh{\"a}ngig von der Fehlerursache und kann sowohl direkt nach der Produktion als auch w{\"a}hrend des Einsatzes im Zielsystem genutzt werden. Durch die Verwendung dieser Architektur, auf aktiver Hardware-Redundanz basierend, ist eine Steigerung der Zuverl{\"a}ssigkeit, der Lebensdauer aber auch der Produktionsausbeute bei gleichbleibender Funktionalit{\"a}t m{\"o}glich. Mit der Modellierung in dieser Arbeit wird die Effizienz der vorgestellten Architektur, unter Ber{\"u}cksichtigung der zus{\"a}tzlichen Hardware f{\"u}r Redundanz und der notwendigen administrativen Komponenten, ermittelt und erm{\"o}glicht damit einen zielgerichteten Auswahlprozess f{\"u}r Prozessorkomponenten und die Menge ihrer Redundanz. Somit wird die optimale Redundanz f{\"u}r ein gegebenes System und ein zu erreichendes Ziel bereits im Entwurfsprozess bestimmtund kann damit fr{\"u}hzeitig bei der Umsetzung ber{\"u}cksichtigt werden. Neben der Beschreibung des Aufbaus der Architektur und ihrer Funktionsweise zeigt diese Arbeit wie sich eine Integration in bestehende Entwurfsprozesse mit g{\"a}ngigen Methoden und Werkzeugen realisieren l{\"a}sst. Zus{\"a}tzlich dazu wird die Systemmodellierung zur Realisierung des zielgerichteten Auswahlprozesses beschrieben. Anhand eines Anwendungsbeispiels wird die M{\"o}glichkeit der Umsetzung aufgezeigt und die daraus resultierenden Ergebnisse diskutiert.}, subject = {Zuverl{\"a}ssigkeit; Lebensdauer; Integrierte Schaltungen; Eingebaute Selbstreparatur; Redundanz; Reliability; Lifetime; Integrated circuits; Built-in self-repair; Redundancy; Integrierte Schaltung; Zuverl{\"a}ssigkeit; Fehlertoleranz; Fehleranalyse}, language = {de} } @phdthesis{Scharoba2023, author = {Scharoba, Stefan}, title = {Eine rechnergest{\"u}tzte Entwurfsraumexploration f{\"u}r fehlertolerante integrierte Schaltungen}, doi = {10.26127/BTUOpen-6716}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-67164}, school = {BTU Cottbus - Senftenberg}, year = {2023}, abstract = {Die stetige Verkleinerung der Strukturgr{\"o}ßen bei der Halbleiterfertigung erm{\"o}glicht die Herstellung von integrierten Schaltungen, die immer komplexere Aufgaben erf{\"u}llen k{\"o}nnen und dabei von Generation zu Generation kompakter, energieeffizienter und kosteng{\"u}nstiger werden. Ein Nachteil dieser Skalierung ist die zunehmende Anf{\"a}lligkeit gegen{\"u}ber verschiedenen physikalischen Effekten, die im Betrieb tempor{\"a}re oder permanente Fehlern verursachen k{\"o}nnen. Dies erh{\"o}ht die Notwendigkeit, Maßnahmen zu implementieren, die diese Fehler kompensieren und damit die Zuverl{\"a}ssigkeit der Schaltung steigern. Diese Dissertation beschreibt die Entwicklung und Implementierung von Methoden f{\"u}r einen gezielten Einsatz von Hardware-Redundanz beim Entwurf fehlertoleranter digitaler Schaltungen. Die entwickelten Methoden bilden die Grundlage f{\"u}r eine rechnergest{\"u}tzte Entwurfsraumexploration, bei der auf der Basis eines gegebenen Schaltungsentwurfs eine Vielzahl fehlertoleranter Entwurfskandidaten automatisiert erzeugt und evaluiert werden kann. Zur Bewertung der Kosten der verwendeten Hardware-Redundanz werden mehrere Verfahren vorgestellt, um die Ver{\"a}nderung von Schaltungsfl{\"a}che, Verarbeitungsleistung und Verlustleistung zu bestimmen. Dazu geh{\"o}rt auch die Entwicklung und Evaluierung von Methoden, die Absch{\"a}tzungen auf der Grundlage struktureller Eigenschaften und vorhandener Teilergebnisse liefern. Diese erreichen eine deutliche Beschleunigung gegen{\"u}ber herk{\"o}mmlichen Logiksynthesen und erm{\"o}glichen so in verschiedenen Phasen der Entwurfsraumexploration einen jeweils geeigneten Kompromiss zwischen Laufzeit und Genauigkeit. F{\"u}r die Berechnung der Zuverl{\"a}ssigkeit und der erwarteten Lebensdauer von Entwurfskandidaten wird ein Modellierungsansatz eingef{\"u}hrt, der es erm{\"o}glicht, tempor{\"a}re und permanente Fehler gemeinsam zu ber{\"u}cksichtigen. Dar{\"u}ber hinaus beschreibt die Dissertation einen Algorithmus zur automatischen Generierung entsprechender Modelle. Dieser wird verwendet, um f{\"u}r eine exemplarische Menge von Hardware-Redundanzstrategien die jeweils erreichbare Steigerung der erwarteten Lebensdauer zu berechnen. Die Ergebnisse geben Aufschluss {\"u}ber den Einfluss verschiedener Entwurfsentscheidungen und Randbedingungen auf die Wirksamkeit der eingesetzten Fehlertoleranzmaßnahmen.}, subject = {Fehlertoleranz; Integrierte Schaltungen; Hardware-Redundanz; Entwurfsraumexploration; Fault tolerance; Integrated circuits; Hardware redundancy; Design space exploration; Integrierte Schaltung; Hardwareentwurf; Redundanz; Fehlertoleranz}, language = {de} }