@phdthesis{Mueller2014, author = {M{\"u}ller, Sebastian}, title = {Software-basierte Rekonfiguration in statisch geplanten Mehrkernsystemen zur Behandlung permanenter Fehler}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-34916}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {In zuk{\"u}nftigen eingebetteten Systemen ist bei zunehmender Integrationsdichte mit einer abnehmenden Zuverl{\"a}ssigkeit zu rechnen. Insbesondere lang laufende Systeme werden mit fortschreitender Zeit Alterungserscheinungen aufweisen, die sich durch den permanenten Ausfall einzelner Komponenten bemerkbar machen. Um die Funktionst{\"u}chtigkeit solcher Systeme auch f{\"u}r einen langen Zeitraum zu gew{\"a}hrleisten, sind Funktionen erforderlich, die die Erkennung, Lokalisierung und Behandlung solcher permanenter Fehler erlauben. Diese Funktionen sind dabei in das System zu integrieren. Es existieren daf{\"u}r bereits verschiedene Ans{\"a}tze auf unterschiedlichen Systemebenen. Das Spektrum solcher Ans{\"a}tze reicht von einer Reparatur auf Transistorebene {\"u}ber die Reparatur einzelner Komponenten, die aus einigen dutzend bis einigen tausend Transistoren bestehen, bis hin zu Reparaturans{\"a}tzen, die komplette Prozessorkerne in einem System ersetzen. Jeder Ansatz hat dabei seine spezifischen Vor- und Nachteile. Das betrifft insbesondere den Aufwand zur Administration der Reparatur sowie die Anwendbarkeit auf beliebige Hardwarestrukturen. Bisher wurden die Reparaturmethoden isoliert entwickelt. In Systemen mit zunehmender Komplexit{\"a}t wird jedoch ein hierarchischer Ansatz ben{\"o}tigt, der die existierenden Techniken ebenen{\"u}bergreifend verbindet. Dadurch kann eine Zerlegung des Systems in verschiedene Gruppen vorgenommen werden, wobei f{\"u}r jede Gruppe eine spezifische Reparaturmethodik besonders geeignet ist. Es entsteht dadurch ein teils hierarchisch organisierter Reparaturansatz, der unterschiedliche Reparaturtechniken miteinander kombiniert. Es werden f{\"u}r das hierarchische Verfahren insbesondere software-basierte Reparaturans{\"a}tze betrachtet, da diese nur einen geringen Administrationsaufwand in Hardware erfordern. Die Nutzung fehlerhafter Komponenten im Prozessor wird dabei durch die Anpassung des ausgef{\"u}hrten Programms an die aktuelle Fehlersituation vermieden. Diese Anpassung kann beispielsweise auf Systemebene, durch Verlagerung eines Programms von einem Prozessorkern auf einen anderen Kern oder auf der Ebene von Prozessorkernen, wobei die Benutzung einzelner Komponenten eines Kerns vermieden wird, erfolgen. Diese Anpassungen lassen sich durch Techniken, wie sie im Backend eines Compilers eingesetzt werden, bewerkstelligen. Die Reparatur auf den verschiedenen Ebenen erfordert dabei unterschiedlich m{\"a}chtige Backends. Das reicht von einem Backend, das nur eine Ablaufplanung {\"a}ndert, {\"u}ber ein Backend, das dar{\"u}ber hinaus noch die Registervergabe anpasst, bis hin zu einem Backend, das den Programmcode zweier Prozessorkerne vertauscht und an den jeweiligen Kern anpasst. Die Ausf{\"u}hrung der software-basierten Reparatur soll dabei m{\"o}glichst durch den fehlerhaften Kern selbst ausgef{\"u}hrt werden. In schwerwiegenden F{\"a}llen erfolgt eine administrierte Reparatur auf der Systemebene durch einen zur Reparaturzeit bestimmten Prozessorkern des Systems. Der Aufwand f{\"u}r entsprechende Backends sowie deren M{\"o}glichkeit zur Fehlerbehandlung werden in dieser Arbeit untersucht.}, subject = {Zuverl{\"a}ssigkeit; Fehlertoleranz; Mehrkernsystem; Software-basierte Rekonfiguration; Fault-Tolerance; Multicore System; Software-based Self-Repair; Dependability; Eingebettetes System; Fehlertoleranz; Rekonfiguration}, language = {de} } @phdthesis{Voertler2017, author = {V{\"o}rtler, Thilo}, title = {Verification of software for Contiki-based low-power embedded systems using software model checking}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-44080}, school = {BTU Cottbus - Senftenberg}, year = {2017}, abstract = {The main building blocks for the internet of things are connected embedded systems. Often these systems are also used in safety critical applications. Therefore, it is particularly important that these devices work according to their specification i.e. they behave as intended. Nowadays, even for simple devices embedded operating systems as Contiki are used to simplify application development and to increase portability between different hardware platforms. The main objective of this thesis is to present a methodology for the verification of software applications written for the operation system Contiki, taking the system hardware into account. Therefore, software model checking and especially bounded model checking [BCC⁺03] is used as a technique, which allows to formally verify software for embedded systems. For verifying the software against its specification, it is also necessary to build a model of the system hardware. Thereby, the difficulty is to create a model which is detailed enough to capture the hardware behavior so that the software performs correctly, while keeping the computation effort for the verification process manageable. In this work, the drivers which communicate with the hardware are therefore replaced with abstract models during the verification process. This enables the verification based on an abstract hardware platform independent of specific hardware. A special role within embedded systems play interrupts. Interrupts are used to save power and can also be used to react on external events. Current methods for verification of interrupt driven software are based on the interleaving model and partial order reduction to reduce the size of the verification problem. This thesis argues that this method is not sufficient for software, whose behavior relies on periodically occurring interrupts. Therefore, in this thesis, a new approach called periodic interrupt modeling is introduced. This approach can be applied automatically and reduces the number of incorrect verification results due to inaccurate modeling. In addition, properties can be proven that depend on the number of occurring interrupts. Using applications for the Contiki operating system, and based on a verification flow, the approaches toward interrupt modeling are compared.}, subject = {Embedded Systems; Interrupts; Model Checking; Contiki; Software; Contiki; Eingebettete Systeme; Unterbrechungen; Modellpr{\"u}fung; Software; Eingebettetes System; Interrupt ; Bounded Model Checking; Software}, language = {en} } @misc{Vogel2018, type = {Master Thesis}, author = {Vogel, Elisabeth}, title = {Analyse von EM-Kartographie als Mittel zur Bestimmung von Leakage-Quellen sowie des Effektes geeigneter Gegenmaßnahmen}, doi = {10.26127/BTUOpen-6454}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-64545}, school = {BTU Cottbus - Senftenberg}, year = {2018}, abstract = {The Internet of Things (IoT) and Wireless Sensor Networks (WSNs) are essential for today's global information society, relying on small wireless devices for networking. When these devices' functionalities or data are manipulated, the potential damage is significant. Hence, securing data transmission between these devices using cryptography is crucial. However, the security of cryptographic algorithms depends on the secrecy of cryptographic keys, which can be vulnerable due to physical accessibility. Side-channel analysis attacks can exploit this vulnerability by using physical parameters associated with the operation of cryptographic chips, such as electromagnetic radiation during cryptographic operations. In response to this challenge, the Leakage Source Cartography Tool (LSC-Tool) was developed in this thesis to expedite the analysis of electromagnetic radiation in IHP's elliptic curve cryptography designs. The LSC-Tool enables automated evaluation of sets of electromagnetic traces, obtained from different measurement positions across a cryptographic chip. The analysis results in a leakage source map (LS-map) that displays the success of electromagnetic analysis attacks at each measurement point. This tool offers a cost-effective and rapid means to assess the resistance of cryptographic designs against attacks, providing designers with insights into the most vulnerable areas of the chip and information about leakage per clock cycle. By applying the LSC-Tool, the resistance of two IHP ECC designs against horizontal differential electromagnetic analysis attacks was tested across 25 measurement positions. The statistical analysis of traces can be conducted using three methods: the least squares method, the difference-of-means-test, or the difference-of-the-mean method. The generated LS-maps show that using different methods yields distinct leakage source indications. Combining these maps enhances the attack's success rate. Notably, during this research, it became evident that the LSC-Tool could be adapted to create LS-maps for the functional blocks of ECC designs, enabling the analysis of simulated power traces for IHP ECC designs.}, subject = {EM-Kartographie; Elliptische Kurven; Power Analysis Angriffe; Seitenkanalattacke; Fehleranalyse; Kryptosystem; Elektromagnetische Strahlung; Elliptische Kurve; Side-channel-analysis; Countermeasures; Power analysis}, language = {de} } @phdthesis{Babić2021, author = {Babić, Milan}, title = {GALS methodology for substrate noise reduction in mixed-signal integrated circuits}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-57264}, school = {BTU Cottbus - Senftenberg}, year = {2021}, abstract = {Mixed signal integrated circuits (MSICs) contain both analog and digital circuitry, integrated together on the same die. While this integration brings many benefits, it also gives rise to the issue of substrate noise coupling between the noisy digital circuitry and noise-sensitive analog circuitry. In order to counteract this issue, various substrate noise reduction methodologies had been developed so far. This thesis explores a new approach in substrate noise reduction - using a GALS (globally-synchronous, locally-asynchronous) design strategy for the digital part of a MSIC, in order to reduce the noise generation at its source. GALS architectures consist of several locally synchronous modules (LSMs) which communicate asynchronously to each other. By converting an initially synchronous architecture of digital circuitry into a GALS architecture, simultaneous switching noise generated by this circuitry can be reduced. While GALS had already been used for reducing other types of simultaneous switching noise, this is, to the best of the author's knowledge, the first attempt to develop a GALS-based methodology for substrate noise reduction. In order to be able to theoretically analyze GALS-based methodologies for substrate noise suppression, corresponding models at high abstraction level for substrate noise generation and substrate noise propagation in lightly doped substrates (which is a type of substrate mostly used for MSICs) have been developed. These models have further been used for developing two new GALS-based substrate noise reduction methodologies: harmonic-balanced plesiochronous GALS partitioning (HB) and harmonic-and-area-based plesiochronous GALS partitioning with power domain separation (HAB). A theoretical analysis has shown that HB can reach substrate noise attenuation of up to 20log⁡(M), where M is the number of LSMs of the resulting GALS system. On the other hand, the attenuation achievable by HAB depends on the distribution of switching current harmonics and area among the partitions, as well as from the substrate itself. For each of the two methodologies, a suitable partitioning procedure for a practical application has been developed; these partitionig procedures have been numerically evaluated in MATLAB. HB has further been embedded within the EMIAS CAD tool, where it has been evaluated on a real design example - a wireless sensor node. A special case of HAB for low frequencies has been applied for developing a test chip called SGE (power domain Separation and Galsification Experiment). The measurements on silicon have proved the applicability of the methodology.}, subject = {GALS; Plesiochronous clocking; Simultaneous switching noise; Substrate noise; MSIC; Plesiochrones Takten; Simultanes Schaltrauschen; Substratrauschen; Partitionierung; LSM; GALS; Mixed-Signal-Schaltung; Rauschunterdr{\"u}ckung}, language = {en} } @phdthesis{Hasani2021, author = {Hasani, Alireza}, title = {High-throughput QC-LDPC codes for next-generation wireless communication systems}, doi = {10.26127/BTUOpen-5819}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-58194}, school = {BTU Cottbus - Senftenberg}, year = {2021}, abstract = {Wireless communication has become an indispensable part of our life and the demand for achieving higher throughput with lower energy consumption is ever growing. The ambitious throughput of 100 Gb/s and beyond is now becoming a modest goal thanks to comprehensive advances in transmission technologies and protocols. One important aspect of these advances is with regard to channel coding methods and the ability to detect and correct errors at the receiver. Computations needed by such methods become generally more complicated as they become more powerful in their performance. This imposes a great challenge for researchers attempting to devise practical methods for encoding and decoding Forward-error Correction (FEC) techniques tailored for high-throughput scenarios. In this work we focus on high-throughput Quasi-Cyclic LDPC (QC-LDPC) codes, as they have been selected as one of the main FEC techniques for the two major next generation wireless technologies, namely Wi-Fi 6 (IEEE 802.11ax) and 5G. Our target is to develop complete encoding and decoding design for these codes in order to reach the throughput of 100 Gb/s with affordable power consumption. Toward this goal, we investigate first the appropriate encoder design for these codes which can be used at such high data-rate with reasonably low power consumption. Then we propose several novel ideas for improving the decoding performance and complexity of QC-LDPC codes. The proposed novel ideas collectively facilitate a decoder able to run at 50 Gb/s with less than 12 pJ/b energy consumption for a Latin squares QC-LDPC code. All the proposed methods are practical and implementable and their effectiveness are showcased by either Field Programmable Gate Array (FPGA) or Application-Specific Integrated Circuit (ASIC) synthesis.}, subject = {LDPC decoding; High-throughput decoding; Belief propagation; LDPC-Decodierung; Decodierung mit hohem Durchsatz; Glaubensverbreitung; Datenfunknetz; Kanalcodierung; Low-Density-Parity-Check-Code; Vorw{\"a}rtsfehlerkorrektur}, language = {en} } @phdthesis{Kreiser2015, author = {Kreiser, Dan}, title = {Optimierung und Erweiterung des IEEE 802.15.4a UWB-Standards f{\"u}r den Einsatz in Automatisierungssystemen}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-38703}, school = {BTU Cottbus - Senftenberg}, year = {2015}, abstract = {Der Einsatz funkbasierter Steuerungs- und {\"U}berwachungssysteme wird sich in den n{\"a}chsten Jahren in der Automatisierungsindustrie wesentlich erh{\"o}hen. Funkbasierte Systeme sind flexibel, das heißt skalierbar, leicht rekonfigurierbar und mobil. Außerdem sind Funksysteme kosteng{\"u}nstig, insbesondere bei der Wartung. Dennoch m{\"u}ssen diese Systeme hohen Anforderungen gen{\"u}gen, wie Sicherheit, Zuverl{\"a}ssigkeit, Energieverbrauch, Geschwindigkeit und Wirtschaftlichkeit. Besonders wichtig f{\"u}r den Einsatz drahtloser Funktechnologien in Automatisierungssystemen ist die harte Echtzeitf{\"a}higkeit bei Zykluszeiten im Bereich von unter 1 ms bei Netzwerkgr{\"o}ßen von bis zu 127 Knoten bei einer bidirektionalen Kommunikation mit einer Nutzdatenmenge von bis zu 48 Byte je Sensorknoten. Eine weitere Herausforderung ist die Integration dieser Systeme in bestehende Infrastrukturen, wo Koexistenz mit bereits vorhandenen drahtlosen Systemen ein kritischer Faktor ist. Ziel dieser Arbeit ist es, die IR-UWB Funktechnik basierend auf dem Standard IEEE 802.15.4a so zu verbessern, dass sie die hohen Anforderungen der Automatisierungsindustrie erf{\"u}llt. Dabei soll gew{\"a}hrleistet werden, dass die Abweichungen im Vergleich zum Standard m{\"o}glichst gering ausfallen und dass die Vorgaben der Regulierungsbeh{\"o}rden nicht verletzt werden. Diese Anforderungen begrenzen die M{\"o}glichkeiten der Optimierungen stark, was die Aufgabe noch schwieriger macht, aber zugleich wird damit sichergestellt, dass die L{\"o}sungen auch in realen Systemen eingesetzt werden k{\"o}nnen. In dieser Arbeit wurden sowohl komplexe theoretische Ans{\"a}tze als auch Optimierungen der Implementierung ausgearbeitet, in Matlab simuliert und in einem FPGA implementiert. Anschließend wurde ein ASIC gefertigt. Um die hohen zeitlichen Anforderungen zu erf{\"u}llen, wurden die einzelnen Teile des UWB-Frames optimiert. Um dies zu erreichen mussten neue Synchronisations- und Daten{\"u}bertragungs-Verfahren entwickelt werden. Dieses Verfahren erm{\"o}glicht eine parallele bidirektionale Kommunikation mit einer variablen Anzahl an Sensorknoten (bis zu 127). Eine Kombination verschiedener Fehlerkorrekturverfahren (Reed-Solomon-Code und Hamming-Code) wurde untersucht, um die Zuverl{\"a}ssigkeit zu erh{\"o}hen. Zus{\"a}tzlich wurde ein Fehlerkorrekturverfahren f{\"u}r tern{\"a}re Impulssequenzen mit geringem Overhead ausgearbeitet. Dieses Verfahren erlaubt eine ausreichend gute Fehlerkorrektur und erlaubt im Gegensatz zu der Fehlerkorrektur mit dem Reed-Solomon-Code das Einhalten der zeitlichen Anforderungen. Das Hauptergebnis dieser Arbeit ist ein f{\"u}r IR-UWB optimiertes {\"U}bertragungskonzept, welches eine zuverl{\"a}ssige und energieeffiziente Daten{\"u}bertragung von unter 1 ms f{\"u}r einen Master und 127 Slaves erm{\"o}glicht. Teile dieses Verfahrens wurden in Hardware gefertigt und experimentell evaluiert. Wenn alle vorgeschlagenen Optimierungen verwendet werden, kann die Zykluszeit im Vergleich zum IEEE 802.15.4a Standard, um 95\% reduziert werden. Der Energieverbrauch des gesamten Netzwerkes sinkt dabei um 65\%. Einige der vorgeschlagenen Verbesserungen wurden implementiert und f{\"u}r die {\"u}brigen wurde gezeigt, wie sie implementiert werden k{\"o}nnen. Der Einfluss weiterer Faktoren, wie die Umschaltzeit zwischen Sender und Empf{\"a}nger, und deren Auswirkungen auf den Energieverbrauch wurden untersucht. Im Rahmen dieser Doktorarbeit entstand eine standardkonforme IR-UWB Einzelchipl{\"o}sung, die um Eigenschaften erweitert wurde, die vom Standard, abweichen, aber notwendig sind um die Anforderungen der Automatisierungsindustrie zu erf{\"u}llen. Die gefertigte Variante der Einzelchipl{\"o}sung enth{\"a}lt nicht alle in dieser Arbeit vorgeschlagenen Optimierungen, ist aber dennoch in der Lage die Zykluszeit um 57\% zu verk{\"u}rzen. Obwohl dieser Chip viele zus{\"a}tzliche Features bietet, wurde die Komplexit{\"a}t und somit auch die ben{\"o}tigte Chipfl{\"a}che um 43\% reduziert.}, subject = {UWB; Synchronisierung; Automatisierungssystem; Vollduplex; Zuverl{\"a}ssig; IEEE.802.15.4a; Synchronization; Broadcast; Multicast; Ultraweitband; Synchronisierung; Automatisierungssystem; IEEE 802.15.4}, language = {de} } @phdthesis{Misera2007, author = {Misera, Silvio Andr{\´e}}, title = {Simulation von Fehlern in digitalen Schaltungen mit SystemC}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus-4063}, school = {BTU Cottbus - Senftenberg}, year = {2007}, abstract = {Elektronische Systeme sind in vielen Bereichen des t{\"a}glichen Lebens zur Selbstverst{\"a}ndlichkeit geworden. Dabei werden diese zunehmend komplexer und leistungsf{\"a}higer. F{\"u}r den Entwurf entstehen dadurch Herausforderungen, die z. B. zunehmend mit Hilfe von SystemC gel{\"o}st werden. SystemC, eine C++- Klassenbibliothek, erlaubt die Modellierung von Hardwarekomponenten in einer Programmiersprache, wie sie zuvor nur mittels spezieller Hardwarebeschreibungssprachen m{\"o}glich war. Die Simulation des Systems im Zusammenhang mit Fehlererscheinungen ist ein wichtiger Schritt f{\"u}r den Zuverl{\"a}ssigkeitsnachweis. F{\"u}r die Simulation von Fehlern ergeben sich dabei im wesentlichen zwei Einsatzbereiche. Zum einen ist es die Fehlersimulation, welche Testmuster hinsichtlich ihrer Effektivit{\"a}t f{\"u}r den Produktionstest beurteilt. Zum anderen dient sie, h{\"a}ufig als simulierte Fehlerinjektion bezeichnet, dem Nachweis der Fehlertoleranz oder des Systemverhaltens im Betrieb. In dieser Arbeit werden erstmals verschiedene Aspekte und Strategien zur Simulation von Fehlern in digitalen Schaltungen als SystemC-Beschreibungen methodisch untersucht. Vorteile mit der Verwendung von SystemC bestehen z. B. in der Verwendung eines einheitlichen Beschreibungsmittels in einem durchg{\"a}ngigen Ablauf und in der M{\"o}glichkeit einer schnellen Ausf{\"u}hrung. Voraussetzung f{\"u}r die Simulation von Hardware ist eine entsprechende Modellierungsm{\"o}glichkeit. Neben der Betrachtung der Register-Transfer- und Gatterebene wird eine neue Modellierung auf der Schalterebene pr{\"a}sentiert. Der Vorteil liegt hierbei in einer h{\"o}heren Aufl{\"o}sung bei einer akzeptablen Geschwindigkeitseinbuße, wie sie insbesondere bei der Simulation von Fehlern sinnvoll ist. Bei der Modellierung der Fehler wurden neben dem klassischen Haftfehlermodell weitere Modelle kreiert, die Defekte und St{\"o}rungen realit{\"a}tsn{\"a}her abbilden. Die Injektion der Fehler in die Hardware-Beschreibung erfolgt mit Hilfe verschiedener Strategien. Neben der Umsetzung von Methoden, wie sie aus anderen Hardwarebeschreibungssprachen bekannt sind, werden weitere Wege in SystemC gezeigt. Hierbei nutzt man spezielle Eigenschaften der Sprache C++ und des SystemC-Kernels. Ergebnis dieser Techniken ist eine Modifikation der SystemC-Bibliothek, die zu einer sehr effizienten Fehlerinjektion f{\"u}hrt. Bei der Einf{\"u}hrung neuer Entwurfswerkzeuge entsteht oft das Problem der Portierung des bestehenden Know-hows. Eine Alternative kann die Kopplung von bestehenden und neuen Simulationsprogrammen sein. Probleme solcher gekoppelten Simulationen liegen z. B. im zus{\"a}tzlichen Kommunikationsaufwand und der Synchronisation, welche die Ausf{\"u}hrungszeit oft deutlich erh{\"o}hen. Die hier pr{\"a}sentierte Mixed-Language-Co-Simulation in Form einer Thread-Implementierung und einer weiteren Modifikation der SystemC-Bibliothek erweist sich aber als sehr effizient im Vergleich zu anderen Co-Simulationen. Eine wesentliche Herausforderung f{\"u}r Simulationsaufgaben besteht in ihren Ausf{\"u}hrungen in einer akzeptablen Zeit. Es werden verschiedene Implementierungen der beschleunigten Simulation pr{\"a}sentiert. Dabei kommen unterschiedliche Ebenen der Parallelisierung zur Verwendung und zur Untersuchung in Bezug auf ihre Performance. Eine Kombination verschiedener Methoden f{\"u}hrt zu einer zus{\"a}tzlichen Verbesserung. Mit dieser Arbeit wird gezeigt, dass die Simulation von Fehlern in Hardware mit SystemC praktikabel und sinnvoll ist. Anhand von Simulationen und Bewertungen an Beispielschaltungen wird dies unterstrichen.}, subject = {Digitalschaltung; SystemC; Fehlererkennung; Fehlerbehandlung; Fehlersimulation; SystemC; Fehlersimulation; Fehlerinjektion; SystemC; Simulation; Fault injection}, language = {de} } @phdthesis{Koal2014, author = {Koal, Tobias}, title = {Effiziente Auswahl redundanter Komponenten f{\"u}r Prozessoren zur Kompensation permanenter Fehler}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-30687}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {Die stetige Skalierung von Fertigungstechnologien sorgte f{\"u}r einen rasanten Anstieg der Komplexit{\"a}t und damit auch der Verarbeitungsleistung von integrierten Schaltungen. Dies f{\"u}hrte auch zu h{\"o}heren Anforderungen an die Entwurfs- und Produktionsprozesse f{\"u}r diese Systeme. Zus{\"a}tzlich dazu steigern Strukturen im Nanometerbereich die Anf{\"a}lligkeit gegen{\"u}ber physikalischen Effekten, welche sich in tempor{\"a}ren und zunehmend auch dauerhaften St{\"o}rungen der Funktionalit{\"a}t {\"a}ußern k{\"o}nnen. Der Einsatz von Fehlertoleranz ist f{\"u}r diese komplexen Systeme nicht wegzudenken und wird f{\"u}r zuk{\"u}nftige anf{\"a}lligere Fertigungstechnologien noch relevanter. In dieser Arbeit wird eine skalierbare Architektur zur Kompensation dauerhafter St{\"o}rungen f{\"u}r beliebige Prozessorkomponenten vorgestellt. Der Einsatz dieser Architektur ist unabh{\"a}ngig von der Fehlerursache und kann sowohl direkt nach der Produktion als auch w{\"a}hrend des Einsatzes im Zielsystem genutzt werden. Durch die Verwendung dieser Architektur, auf aktiver Hardware-Redundanz basierend, ist eine Steigerung der Zuverl{\"a}ssigkeit, der Lebensdauer aber auch der Produktionsausbeute bei gleichbleibender Funktionalit{\"a}t m{\"o}glich. Mit der Modellierung in dieser Arbeit wird die Effizienz der vorgestellten Architektur, unter Ber{\"u}cksichtigung der zus{\"a}tzlichen Hardware f{\"u}r Redundanz und der notwendigen administrativen Komponenten, ermittelt und erm{\"o}glicht damit einen zielgerichteten Auswahlprozess f{\"u}r Prozessorkomponenten und die Menge ihrer Redundanz. Somit wird die optimale Redundanz f{\"u}r ein gegebenes System und ein zu erreichendes Ziel bereits im Entwurfsprozess bestimmtund kann damit fr{\"u}hzeitig bei der Umsetzung ber{\"u}cksichtigt werden. Neben der Beschreibung des Aufbaus der Architektur und ihrer Funktionsweise zeigt diese Arbeit wie sich eine Integration in bestehende Entwurfsprozesse mit g{\"a}ngigen Methoden und Werkzeugen realisieren l{\"a}sst. Zus{\"a}tzlich dazu wird die Systemmodellierung zur Realisierung des zielgerichteten Auswahlprozesses beschrieben. Anhand eines Anwendungsbeispiels wird die M{\"o}glichkeit der Umsetzung aufgezeigt und die daraus resultierenden Ergebnisse diskutiert.}, subject = {Zuverl{\"a}ssigkeit; Lebensdauer; Integrierte Schaltungen; Eingebaute Selbstreparatur; Redundanz; Reliability; Lifetime; Integrated circuits; Built-in self-repair; Redundancy; Integrierte Schaltung; Zuverl{\"a}ssigkeit; Fehlertoleranz; Fehleranalyse}, language = {de} } @phdthesis{Lopacinski2017, author = {Lopacinski, Lukasz}, title = {Improving goodput and reliability of ultra-high-speed wireless communication at data link layer level}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-41272}, school = {BTU Cottbus - Senftenberg}, year = {2017}, abstract = {The design of 100 Gbps wireless networks is a challenging task. A serial Reed-Solomon decoder at the targeted data rate has to operate at ultra-fast clock frequency of 12.5 GHz to fulfill timing constraints of the transmission. Receiving a single Ethernet frame on the physical layer may be faster than accessing DDR3 memory. Moreover, data link layer of wireless systems has to cope with high bit error rate (BER). The BER in wireless communication can be several orders of magnitude higher than in wired systems. For example, the IEEE 802.3ba standard for 100 Gbps Ethernet limits the BER to 1e-12 at the data link layer. On the contrary, the BER of high-speed wireless RF-frontend working in the Terahertz band might be higher than 1e-3. Performing forward error correction on the state of the art FPGA (field programmable gate arrays) and ASICs requires a highly parallelized approach. Thus, new processing concepts have to be developed for fast wireless communication. Due to the mentioned factors, the data link layer for the wireless 100G communication has to be considered as new research, and cannot be adopted from other systems. This work provides a detailed case study about 100 Gbps data link layer design with the main focus on communication reliability improvements for ultra-high-speed wireless communication. Firstly, constraints of available hardware platforms are identified (memory capacity, memory access time, and logic area). Later, simulation of popular techniques used for data link layer optimizations are presented (frame fragmentation, frames aggregation, forward error correction, acknowledge frame compression, hybrid automatic repeat request, link adaptation, selective fragment retransmission). After that, data link layer FPGA accelerator processing ~116 Gbps of user data is presented. At the end, ASIC synthesis is considered and detailed statistics of consumed energy per bit are introduced. The research includes link adaptation techniques, which optimize goodput and consumed energy according to the channel BER. To the author's best knowledge, it is the first published data link layer implementation dedicated for 100 Gbps wireless communication shown anywhere in the world.}, subject = {Data link layer; Goodput; Field programmable gate array; Application specific integrated circuit; Forward error correction; Sicherungsschicht; Datendurchsatz; Feld programmierbare Gatter-Anordnung; Anwendungsspezifische integrierte Schaltung; Vorw{\"a}rtsfehlerkorrektur; Funknetz; Hardwareentwurf; Verbindungsschicht}, language = {en} } @phdthesis{Panić2014, author = {Panić, Goran}, title = {A methodology for designing low power sensor node hardware systems}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-33376}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {The design of embedded sensor node hardware systems is a challenging task driven by the increasing demands for low power, high efficiency, low cost and small size. These unique requirements make the usage of off-the-shelf general purpose microcontrollers fairly inefficient. For many wireless sensor network applications, the design of a dedicated low power sensor node microcontroller is the only way to answer specific application requirements. According to the trends in device, process and design technology, the development of sensor node devices is relying on a cheap planar bulk-CMOS technology, where power consumption is dominated by static power loss caused by high leakage currents. To keep the power at acceptable level, designers are compelled to apply the methodologies based on advanced low power techniques that target both static and dynamic power in the chip. The decisions made early in design phase are likely to determine the energy efficiency of the final design. Therefore, the choice of power saving strategy is the key challenge in designing energy-efficient sensor node hardware. This work presents a methodology that assists designers meeting the critical design decisions regarding power, early in the design process. The presented methodology extracts the activity profiles of single system components and applies them in the developed models for energy estimation of particular low power implementation. The energy estimation models account for the energy overhead introduced by specific low power techniques, enabling comprehensive exploration of system's energy efficiency in a given application scenario. Special attention is paid to the methodology utilization in typical wireless sensor network applications. Accordingly, the examples of activity profiling in wireless sensor node systems are presented. The proposed methodology is integrated within a power-driven design flow and applied to the design of an embedded sensor node microcontroller. This methodology is used to perform the cross comparison of alternative low power implementations for the target system architecture. The implementation relying on concurrent clock and power gating is selected as the most energy efficient and consequently realised. Power switching cells and power control logic have been designed and characterized. Also, the final system architecture, basic system components and applied design process are described. Finally, the developed power-gated sensor node microcontroller is implemented, fabricated and successfully tested. The chip measurements results are presented and analyzed. The analysis of different low power approaches applied to the target system architecture has shown large impact of clock gating on the system energy. In a given application scenario, the clock gating implementation has reduced 72 times the dynamic energy and 12 times the total energy of the system. The implementation of power gating technique has gained 2.8 times reduction of the leakage energy and 2 times reduction of the total system energy compared to the clock gating only implementation. The analysis of two alternative power gating approaches has emphasized the significance of partitioning in power-gated design. A heuristic partitioning that combines two specific blocks having successive activity phases into a single power domain, thereby reducing design complexity and chip area, has been shown to have positive impact on the energy efficiency of the target design.}, subject = {Wireless sensor networks; Sensor node; Low power design; Power gating; ASIC; Drahtlose Sensornetze; Sensorknoten; Energieeffizientes Design; Stromspartechniken; Chipdesign; Drahtloses Sensorsystem; Mikroprozessor; Eingebettetes System}, language = {en} } @phdthesis{Scheit2011, author = {Scheit, Daniel}, title = {Fault-tolerant integrated interconnections based on built-in self-repair and codes}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus-22679}, school = {BTU Cottbus - Senftenberg}, year = {2011}, abstract = {The reliability of interconnects on integrated circuits (IC) has become a major problem in recent years because of the rise of complexity, the low-k-insulating material with reduced stability, and wear-out-effects from high current densities. The total reliability of a system on a chip is increasingly influenced by the reliability of the interconnections, which is caused by increased communication from the elevated number of integrated functional units. In recent years, studies have predicted that static faults will occur more often decreasing the reliability and the mean time to failure. The most published solutions aim to prevent dynamic faults and to correct transient faults. However, built-in self-repair (BISR) as a solution for static faults has not previously been discussed along with the other possible solutions. Theoretically, BISR can lead to higher reliability and lifetime. This is my motivation to implement BISR for integrated interconnects. Because BISR cannot repair transient and dynamic faults, I combine BISR with other approved solutions in this thesis. The results show that the combination leads to higher reliability and lifetime with less area and static power overhead compared to the existing solutions.}, subject = {Fehlertoleranz; Integrierte Schaltung; Zuverl{\"a}ssigkeit; Fehlerkorrekturcode; Selbstreparatur; Fehlerkorrektur-Codes; Integrierte Verbindungen; Built-in self-repair; Error correction code; Integrated interconnection}, language = {en} } @phdthesis{Schoelzel2014, author = {Sch{\"o}lzel, Mario}, title = {Self-testing and self-repairing embedded processors: techniques for statically scheduled superscalar architectures}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-31265}, school = {BTU Cottbus - Senftenberg}, year = {2014}, abstract = {This thesis introduces a comprehensive approach for making a particular class of embedded processors self-testing and self-repairing, such that a limited amount of permanent hardware faults that occur during the lifetime of these processors in the field will not prohibit the functional behavior of the user application running on the processor. The presented concepts all use redundant hardware, but the techniques used for administrating the hardware-redundancy range from hardware-based methods over hybrid methods to pure software-based methods, whereby the focus is on the latter ones. The proposed methods will be demonstrated by using a processor that is well designed for diagnostic self-test and self-repair purposes. This will also highlight some architectural properties of such a processor, which are beneficial for performing a software-based self-test and self-repair process. Chapter 1 is an introduction to the field of dependable systems and fault tolerance. Fundamental terms and notations, which are used throughout this thesis for classification and evaluation, are provided. The used processor model - the VARP processor - is introduced in chapter 2 together with a hardware-based self-repair scheme for that processor. The results are used as reference values for evaluating the software-based methods. Chapter 3 introduces the fundamental concept of the software-based self-repair. In chapter 4 hybrid methods are derived by combining software-based and hardware-based methods, highlighting the synergy effects of the combination. Finally, in chapter 5, a diagnostic and adaptive software-based self-test scheme is introduced. This self-test scheme provides the diagnostic capability that is needed in the field for identifying defect components in the VARP processor and completes the comprehensive software-based self-test and self-repair approach.}, subject = {Fault Tolerance; Fehlertoleranz; Self-Test; Self-Repair; Diagnosis; VLIW; Selbsttest; Selbstreparatur; Diagnose; VLIW}, language = {en} } @phdthesis{Vater2017, author = {Vater, Frank}, title = {Secure Scan Chain and Debug Interface}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-42932}, school = {BTU Cottbus - Senftenberg}, year = {2017}, abstract = {Cryptographic operations are more and more popular because unencrypted information is a security leakage in many application areas. Possible ways to get the secret key is the misuse of test and debug facilities. These interfaces allow a reading and writing access to all internals of the ASIC. Typically they are not protected against a misuse by a third party. In this thesis a new countermeasure against side channel attacks on scan chain and debug interfaces is proposed. The countermeasure for the scan chain interface, as well as the one for the debug interface, use the same approach, but every interface has its own security component. The approach designed and investigated in this thesis is based on a key matching method, which is resistant against reverse engineering. It is necessary from the user side, to test and debug the device, to write the secret key in an OTP. The "golden" key is embedded in specially designed units, which are used to compare the golden key with one provided in the OTP. After testing or the debugging, the key in the OTP is deleted. Even if this key is known to an attacker, it is not possible to rewrite the value into the OTP. The unit which contains golden key and compare logic is made of digital standard cells. The cells are not modified, but the wiring has a novelty. Small isolation elements from the analog circuit design are used to implement a "0" or a "1" as value for the golden key. The security feature is the resistance against optical reverse engineering because both types of the golden key and compare unit have the same footprint. Finally 128 of these units compose the 128 bit golden key. The scan chain solution is suitable for any IP core, independent of whether it is a standalone cryptographic component, a microcontroller or a very complex system on a chip. For the scan chain test the test pattern generated by the scan pattern generator can be used without any modification. The only requirement is that before the test, the secret key has to be written into the device, and after the test, the secret key has to be deleted. For a debug interface the same problem exists as for the scan chain interface. An access to the device is an open door for an attacker. As the debug interface is used in different development stages the approach is to implement several OTP lines - one per development stage for example. Additionally a mechanism for different access levels is offered. Depending of the access level different address spaces are unlocked. As shown in this thesis, the solutions for a secure scan and debug interface are easy to integrate into an existing design, while area, timing and power is not influenced significantly. The scan or debug process have to be changed only slightly and the test coverage is not affected and defect analysis is possible. To summarize in this thesis a novel and innovative approach to protect scan and debug interfaces against side channel attacks was designed and evaluated.}, subject = {Scan chain; Debug interface; Secure; Testschnittstelle; Debugschnittstelle; Sicher; Kryptoanalyse; Schnittstelle; Chiffrierung}, language = {en} } @phdthesis{Knobloch2018, author = {Knobloch, Florian}, title = {Energieeffiziente Beleuchtung unter Ber{\"u}cksichtigung einer verteilten Steuerung und eines redundanten Kommunikationssystems}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-45480}, school = {BTU Cottbus - Senftenberg}, year = {2018}, abstract = {Das Thema siedelt sich im Bereich Smart-City an. Die Einsparung von Energie ist in der {\"o}ffentlichen Straßenbeleuchtung von Interesse. Die Intention ist eine Automatisierung der Beleuchtungsanlage unter Nutzung einer drahtlosen Kommunikation. Ziel ist die Untersuchung des Einsparpotentials, der ben{\"o}tigten Datenraten und der Robustheit. Die physiologischen Bed{\"u}rfnisse des Verkehrsteilnehmers zur Einhaltung der Verkehrssicherheit werden konsequent ber{\"u}cksichtigt. Die Umr{\"u}stung auf eine automatisierte Beleuchtung lohnt sich besonders in l{\"a}ndlichen Regionen oder Anliegerstraßen, wobei in Tempo-30-Zonen eine optimale Energieeffizienz existiert. Aufgrund eines beleuchteten Anhalteweges existieren maximale Einsparungen. Das Optimum wird durch eine Extremwertanalyse bewiesen und ausf{\"u}hrlich untersucht. Die Einsparung h{\"a}ngt haupts{\"a}chlich von der Verkehrsst{\"a}rke, der Verkehrsgeschwindigkeit und der Dimmstufe ab. Die lineare Abh{\"a}ngigkeit von der Dimmstufe wird bei einer geringen Verkehrsst{\"a}rke durch eine Grenzwertanalyse gezeigt. 70 \% Energie l{\"a}sst sich im Gegensatz zu einer Dauerbeleuchtung mit typischen Parametern sparen. Im Gegensatz zu anderen L{\"o}sungskonzepten erreicht das entwickelte Moving-Light-System Mehreinsparungen von bis zu 23 \%. Lichtplaner und Kommunen k{\"o}nnen {\"o}rtliche Sparpotentiale mit dem neuen Modell berechnen, um zu pr{\"u}fen ob sich eine Umr{\"u}stung {\"u}berhaupt lohnen w{\"u}rde. Die ben{\"o}tigte Steuerung wird abstrakt beschrieben und mit Simulink verifiziert. Zur Verbesserung der Robustheit werden das schon vorhandene Licht und die ggf. schon vorhandenen Detektoren als redundantes {\"U}bertragungsmedium untersucht. Die Nutzung des sichtbaren Lichtes lohnt sich, wenn gleichzeitig solare Energiegewinne gew{\"u}nscht sind, weil der notwendige Aperturdurchmesser des Detektors im Bereich mehrerer 10 cm liegt. Neben der optischen Kommunikation wird die Helligkeit benachbarter Leuchten automatisch mitgemessen. Dies erm{\"o}glicht die Detektion von Fehlerzust{\"a}nden f{\"u}r eine verbesserte Wartung oder f{\"u}r die Aktivierung m{\"o}glicher redundanter Fail-Safe-Funktionen. Eine hop-weise Lokalisierung wird in dem Multihopsystem ausgenutzt, damit die Steuerung ohne Kartenmaterial und Kompasssensor auskommt. Weitere Arbeit besteht bei der Quantifizierung der Eingangsparameter vom Menschen um den Lichtbedarf zu decken. Aufgrund der anwendungsorientierten Problemstellung liegt ein Querschnittsthema aus der Verkehrswissenschaft, Automatisierungstechnik, Kommunikationstechnik und Optik vor. Es wird eine Forschungshypothese vorangestellt. Sie dient als Leitfaden und stellt die wesentlichen Erkenntnisse vorweg.}, subject = {Energieeffiziente Beleuchtung; Nutzerzentriertes Design; Echtzeit; Kabellose Kommunikation; Intelligente Straßenbeleuchtung; Energy efficient systems; User-centred design; Location-aware applications; Real-time wireless communication; Intelligent street lighting; Straßenbeleuchtung; Energieeffizienz; Smart City; Kommunikationssystem}, language = {de} } @phdthesis{Scharoba2023, author = {Scharoba, Stefan}, title = {Eine rechnergest{\"u}tzte Entwurfsraumexploration f{\"u}r fehlertolerante integrierte Schaltungen}, doi = {10.26127/BTUOpen-6716}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-67164}, school = {BTU Cottbus - Senftenberg}, year = {2023}, abstract = {Die stetige Verkleinerung der Strukturgr{\"o}ßen bei der Halbleiterfertigung erm{\"o}glicht die Herstellung von integrierten Schaltungen, die immer komplexere Aufgaben erf{\"u}llen k{\"o}nnen und dabei von Generation zu Generation kompakter, energieeffizienter und kosteng{\"u}nstiger werden. Ein Nachteil dieser Skalierung ist die zunehmende Anf{\"a}lligkeit gegen{\"u}ber verschiedenen physikalischen Effekten, die im Betrieb tempor{\"a}re oder permanente Fehlern verursachen k{\"o}nnen. Dies erh{\"o}ht die Notwendigkeit, Maßnahmen zu implementieren, die diese Fehler kompensieren und damit die Zuverl{\"a}ssigkeit der Schaltung steigern. Diese Dissertation beschreibt die Entwicklung und Implementierung von Methoden f{\"u}r einen gezielten Einsatz von Hardware-Redundanz beim Entwurf fehlertoleranter digitaler Schaltungen. Die entwickelten Methoden bilden die Grundlage f{\"u}r eine rechnergest{\"u}tzte Entwurfsraumexploration, bei der auf der Basis eines gegebenen Schaltungsentwurfs eine Vielzahl fehlertoleranter Entwurfskandidaten automatisiert erzeugt und evaluiert werden kann. Zur Bewertung der Kosten der verwendeten Hardware-Redundanz werden mehrere Verfahren vorgestellt, um die Ver{\"a}nderung von Schaltungsfl{\"a}che, Verarbeitungsleistung und Verlustleistung zu bestimmen. Dazu geh{\"o}rt auch die Entwicklung und Evaluierung von Methoden, die Absch{\"a}tzungen auf der Grundlage struktureller Eigenschaften und vorhandener Teilergebnisse liefern. Diese erreichen eine deutliche Beschleunigung gegen{\"u}ber herk{\"o}mmlichen Logiksynthesen und erm{\"o}glichen so in verschiedenen Phasen der Entwurfsraumexploration einen jeweils geeigneten Kompromiss zwischen Laufzeit und Genauigkeit. F{\"u}r die Berechnung der Zuverl{\"a}ssigkeit und der erwarteten Lebensdauer von Entwurfskandidaten wird ein Modellierungsansatz eingef{\"u}hrt, der es erm{\"o}glicht, tempor{\"a}re und permanente Fehler gemeinsam zu ber{\"u}cksichtigen. Dar{\"u}ber hinaus beschreibt die Dissertation einen Algorithmus zur automatischen Generierung entsprechender Modelle. Dieser wird verwendet, um f{\"u}r eine exemplarische Menge von Hardware-Redundanzstrategien die jeweils erreichbare Steigerung der erwarteten Lebensdauer zu berechnen. Die Ergebnisse geben Aufschluss {\"u}ber den Einfluss verschiedener Entwurfsentscheidungen und Randbedingungen auf die Wirksamkeit der eingesetzten Fehlertoleranzmaßnahmen.}, subject = {Fehlertoleranz; Integrierte Schaltungen; Hardware-Redundanz; Entwurfsraumexploration; Fault tolerance; Integrated circuits; Hardware redundancy; Design space exploration; Integrierte Schaltung; Hardwareentwurf; Redundanz; Fehlertoleranz}, language = {de} }