@phdthesis{Scharoba2023, author = {Scharoba, Stefan}, title = {Eine rechnergest{\"u}tzte Entwurfsraumexploration f{\"u}r fehlertolerante integrierte Schaltungen}, doi = {10.26127/BTUOpen-6716}, url = {http://nbn-resolving.de/urn:nbn:de:kobv:co1-opus4-67164}, school = {BTU Cottbus - Senftenberg}, year = {2023}, abstract = {Die stetige Verkleinerung der Strukturgr{\"o}ßen bei der Halbleiterfertigung erm{\"o}glicht die Herstellung von integrierten Schaltungen, die immer komplexere Aufgaben erf{\"u}llen k{\"o}nnen und dabei von Generation zu Generation kompakter, energieeffizienter und kosteng{\"u}nstiger werden. Ein Nachteil dieser Skalierung ist die zunehmende Anf{\"a}lligkeit gegen{\"u}ber verschiedenen physikalischen Effekten, die im Betrieb tempor{\"a}re oder permanente Fehlern verursachen k{\"o}nnen. Dies erh{\"o}ht die Notwendigkeit, Maßnahmen zu implementieren, die diese Fehler kompensieren und damit die Zuverl{\"a}ssigkeit der Schaltung steigern. Diese Dissertation beschreibt die Entwicklung und Implementierung von Methoden f{\"u}r einen gezielten Einsatz von Hardware-Redundanz beim Entwurf fehlertoleranter digitaler Schaltungen. Die entwickelten Methoden bilden die Grundlage f{\"u}r eine rechnergest{\"u}tzte Entwurfsraumexploration, bei der auf der Basis eines gegebenen Schaltungsentwurfs eine Vielzahl fehlertoleranter Entwurfskandidaten automatisiert erzeugt und evaluiert werden kann. Zur Bewertung der Kosten der verwendeten Hardware-Redundanz werden mehrere Verfahren vorgestellt, um die Ver{\"a}nderung von Schaltungsfl{\"a}che, Verarbeitungsleistung und Verlustleistung zu bestimmen. Dazu geh{\"o}rt auch die Entwicklung und Evaluierung von Methoden, die Absch{\"a}tzungen auf der Grundlage struktureller Eigenschaften und vorhandener Teilergebnisse liefern. Diese erreichen eine deutliche Beschleunigung gegen{\"u}ber herk{\"o}mmlichen Logiksynthesen und erm{\"o}glichen so in verschiedenen Phasen der Entwurfsraumexploration einen jeweils geeigneten Kompromiss zwischen Laufzeit und Genauigkeit. F{\"u}r die Berechnung der Zuverl{\"a}ssigkeit und der erwarteten Lebensdauer von Entwurfskandidaten wird ein Modellierungsansatz eingef{\"u}hrt, der es erm{\"o}glicht, tempor{\"a}re und permanente Fehler gemeinsam zu ber{\"u}cksichtigen. Dar{\"u}ber hinaus beschreibt die Dissertation einen Algorithmus zur automatischen Generierung entsprechender Modelle. Dieser wird verwendet, um f{\"u}r eine exemplarische Menge von Hardware-Redundanzstrategien die jeweils erreichbare Steigerung der erwarteten Lebensdauer zu berechnen. Die Ergebnisse geben Aufschluss {\"u}ber den Einfluss verschiedener Entwurfsentscheidungen und Randbedingungen auf die Wirksamkeit der eingesetzten Fehlertoleranzmaßnahmen.}, subject = {Fehlertoleranz; Integrierte Schaltungen; Hardware-Redundanz; Entwurfsraumexploration; Fault tolerance; Integrated circuits; Hardware redundancy; Design space exploration; Integrierte Schaltung; Hardwareentwurf; Redundanz; Fehlertoleranz}, language = {de} }