TY - THES A1 - Pierschel, Michael Dietmar T1 - Frequenzteiler mit niedriger Leistungsaufnahme N2 - Ziel dieser Arbeit ist die Vorstellung und Diskussion einer neuartigen Schaltungstechnik für Dual-Modulus Hochfrequenzvorteiler mit einem niedrigen Leistungsverbrauch. Diese neue Schaltungstechnik wird verifiziert im System einer Phasenregelschleife. Diese PLL ist das zentrale Element in Sender- und Empfängerschaltungen. In Frequenzsynthesizern der Mobilkommunikation werden bis zu 90% der Gesamtverlustleistung vom Dual-Modulus HF Vorteiler beansprucht. Mit Hilfe der in dieser Arbeit vorgestellten Schaltungstechnik kann annähernd das gleiche Produkt aus Geschwindigkeit und Verlustleistung für den HF Vorteiler erreicht werden, wie in einfachen Binärteilern. Grenzen einfacher CMOS Schaltungen werden verglichen mit denen der CML Schaltungstechnik. N2 - It is a goal of this paper to introduce and discuss a new circuit technique for dual-modulus high frequency dividers with low energy consumption. The new technique is verified in a PLL frequency synthesizer loop system. The PLL is a central element in a Transmitter/Receiver design. Frequency synthesizers, used in mobile communications, spent commonly up to 90% of the total energy used for the dual-modulus RF Prescaler. Using the new circuit technique, a dual-modulus prescaler may reach nearly the same product of velocity and energy consumption as simple binary divider reach. Limits of simple CMOS circuits are shown in comparison to the CML circuit technique. A PLL design study including circuit schematics is given in the Appendix. KW - Hochfrequenzschaltung KW - Frequenzteiler KW - Phasenregelkreis KW - Frequenzsynthese KW - Verlustleistung KW - Bitrate KW - Frequenzsynthese KW - PLL KW - Phasenregelschleife KW - Frequenzleiter KW - Dual-Modulus Teiler Y1 - 2007 UR - https://opus4.kobv.de/opus4-btu/frontdoor/index/index/docId/113 UR - https://nbn-resolving.org/urn:nbn:de:kobv:co1-000000288 ER -