TY - CHAP A1 - Misera, Silvio Andre A1 - Breitenfeld, Lars A1 - Sieber, André A1 - Vierhaus, Heinrich Theodor T1 - A Mixed Level Fault Simulation of VHDL and SystemC N2 - Konferenzbeitrag EuroMicro Conference on Digital System Design (DSD 2006), Dubrovnik, September 2006 KW - Test KW - Fehlersimulation Y1 - 2006 N1 - IEEE Computer Society ER - TY - CHAP A1 - Misera, Silvio Andre A1 - Sieber, André A1 - Breitenfeld, Lars A1 - Vierhaus, Heinrich Theodor T1 - Eine Mixed-Language-Fault-Simulation von VHDL- und SystemC-Modellen T2 - Dresdner Arbeitstagung Schaltungs- und Systementwurf (DASS'2006), 10. - 11. Mai 2006 KW - ICs KW - SoCs KW - Zuverlässigkeit KW - Fehlersimulation Y1 - 2006 N1 - BTU PB - Fraunhofer-Institut CY - Dresden ER -